/******************************************************************************
*  Filename:       hw_rfc_ullram_h
*  Revised:        2017-01-10 11:54:43 +0100 (Tue, 10 Jan 2017)
*  Revision:       48190
*
* Copyright (c) 2015 - 2017, Texas Instruments Incorporated
* All rights reserved.
*
* Redistribution and use in source and binary forms, with or without
* modification, are permitted provided that the following conditions are met:
*
* 1) Redistributions of source code must retain the above copyright notice,
*    this list of conditions and the following disclaimer.
*
* 2) Redistributions in binary form must reproduce the above copyright notice,
*    this list of conditions and the following disclaimer in the documentation
*    and/or other materials provided with the distribution.
*
* 3) Neither the name of the ORGANIZATION nor the names of its contributors may
*    be used to endorse or promote products derived from this software without
*    specific prior written permission.
*
* THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
* AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
* IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
* ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE
* LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
* CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
* SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
* INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
* CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
* ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
* POSSIBILITY OF SUCH DAMAGE.
*
******************************************************************************/

#ifndef __HW_RFC_ULLRAM_H__
#define __HW_RFC_ULLRAM_H__

//*****************************************************************************
//
// This section defines the register offsets of
// RFC_ULLRAM component
//
//*****************************************************************************
// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK10                                         0x00000000

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11                                         0x00000004

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12                                         0x00000008

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK13                                         0x0000000C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK14                                         0x00000010

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK15                                         0x00000014

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK16                                         0x00000018

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK17                                         0x0000001C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK18                                         0x00000020

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK19                                         0x00000024

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK110                                        0x00000028

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK111                                        0x0000002C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK112                                        0x00000030

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK113                                        0x00000034

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK114                                        0x00000038

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK115                                        0x0000003C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK116                                        0x00000040

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK117                                        0x00000044

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK118                                        0x00000048

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK119                                        0x0000004C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK120                                        0x00000050

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK121                                        0x00000054

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK122                                        0x00000058

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK123                                        0x0000005C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK124                                        0x00000060

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK125                                        0x00000064

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK126                                        0x00000068

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK127                                        0x0000006C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK128                                        0x00000070

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK129                                        0x00000074

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK130                                        0x00000078

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK131                                        0x0000007C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK132                                        0x00000080

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK133                                        0x00000084

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK134                                        0x00000088

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK135                                        0x0000008C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK136                                        0x00000090

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK137                                        0x00000094

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK138                                        0x00000098

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK139                                        0x0000009C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK140                                        0x000000A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK141                                        0x000000A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK142                                        0x000000A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK143                                        0x000000AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK144                                        0x000000B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK145                                        0x000000B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK146                                        0x000000B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK147                                        0x000000BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK148                                        0x000000C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK149                                        0x000000C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK150                                        0x000000C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK151                                        0x000000CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK152                                        0x000000D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK153                                        0x000000D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK154                                        0x000000D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK155                                        0x000000DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK156                                        0x000000E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK157                                        0x000000E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK158                                        0x000000E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK159                                        0x000000EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK160                                        0x000000F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK161                                        0x000000F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK162                                        0x000000F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK163                                        0x000000FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK164                                        0x00000100

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK165                                        0x00000104

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK166                                        0x00000108

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK167                                        0x0000010C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK168                                        0x00000110

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK169                                        0x00000114

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK170                                        0x00000118

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK171                                        0x0000011C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK172                                        0x00000120

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK173                                        0x00000124

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK174                                        0x00000128

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK175                                        0x0000012C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK176                                        0x00000130

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK177                                        0x00000134

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK178                                        0x00000138

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK179                                        0x0000013C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK180                                        0x00000140

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK181                                        0x00000144

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK182                                        0x00000148

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK183                                        0x0000014C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK184                                        0x00000150

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK185                                        0x00000154

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK186                                        0x00000158

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK187                                        0x0000015C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK188                                        0x00000160

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK189                                        0x00000164

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK190                                        0x00000168

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK191                                        0x0000016C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK192                                        0x00000170

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK193                                        0x00000174

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK194                                        0x00000178

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK195                                        0x0000017C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK196                                        0x00000180

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK197                                        0x00000184

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK198                                        0x00000188

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK199                                        0x0000018C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1100                                       0x00000190

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1101                                       0x00000194

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1102                                       0x00000198

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1103                                       0x0000019C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1104                                       0x000001A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1105                                       0x000001A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1106                                       0x000001A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1107                                       0x000001AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1108                                       0x000001B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1109                                       0x000001B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1110                                       0x000001B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1111                                       0x000001BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1112                                       0x000001C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1113                                       0x000001C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1114                                       0x000001C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1115                                       0x000001CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1116                                       0x000001D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1117                                       0x000001D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1118                                       0x000001D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1119                                       0x000001DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1120                                       0x000001E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1121                                       0x000001E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1122                                       0x000001E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1123                                       0x000001EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1124                                       0x000001F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1125                                       0x000001F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1126                                       0x000001F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1127                                       0x000001FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1128                                       0x00000200

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1129                                       0x00000204

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1130                                       0x00000208

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1131                                       0x0000020C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1132                                       0x00000210

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1133                                       0x00000214

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1134                                       0x00000218

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1135                                       0x0000021C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1136                                       0x00000220

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1137                                       0x00000224

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1138                                       0x00000228

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1139                                       0x0000022C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1140                                       0x00000230

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1141                                       0x00000234

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1142                                       0x00000238

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1143                                       0x0000023C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1144                                       0x00000240

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1145                                       0x00000244

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1146                                       0x00000248

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1147                                       0x0000024C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1148                                       0x00000250

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1149                                       0x00000254

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1150                                       0x00000258

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1151                                       0x0000025C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1152                                       0x00000260

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1153                                       0x00000264

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1154                                       0x00000268

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1155                                       0x0000026C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1156                                       0x00000270

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1157                                       0x00000274

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1158                                       0x00000278

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1159                                       0x0000027C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1160                                       0x00000280

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1161                                       0x00000284

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1162                                       0x00000288

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1163                                       0x0000028C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1164                                       0x00000290

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1165                                       0x00000294

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1166                                       0x00000298

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1167                                       0x0000029C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1168                                       0x000002A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1169                                       0x000002A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1170                                       0x000002A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1171                                       0x000002AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1172                                       0x000002B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1173                                       0x000002B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1174                                       0x000002B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1175                                       0x000002BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1176                                       0x000002C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1177                                       0x000002C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1178                                       0x000002C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1179                                       0x000002CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1180                                       0x000002D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1181                                       0x000002D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1182                                       0x000002D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1183                                       0x000002DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1184                                       0x000002E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1185                                       0x000002E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1186                                       0x000002E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1187                                       0x000002EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1188                                       0x000002F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1189                                       0x000002F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1190                                       0x000002F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1191                                       0x000002FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1192                                       0x00000300

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1193                                       0x00000304

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1194                                       0x00000308

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1195                                       0x0000030C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1196                                       0x00000310

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1197                                       0x00000314

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1198                                       0x00000318

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1199                                       0x0000031C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1200                                       0x00000320

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1201                                       0x00000324

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1202                                       0x00000328

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1203                                       0x0000032C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1204                                       0x00000330

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1205                                       0x00000334

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1206                                       0x00000338

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1207                                       0x0000033C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1208                                       0x00000340

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1209                                       0x00000344

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1210                                       0x00000348

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1211                                       0x0000034C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1212                                       0x00000350

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1213                                       0x00000354

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1214                                       0x00000358

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1215                                       0x0000035C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1216                                       0x00000360

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1217                                       0x00000364

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1218                                       0x00000368

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1219                                       0x0000036C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1220                                       0x00000370

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1221                                       0x00000374

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1222                                       0x00000378

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1223                                       0x0000037C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1224                                       0x00000380

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1225                                       0x00000384

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1226                                       0x00000388

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1227                                       0x0000038C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1228                                       0x00000390

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1229                                       0x00000394

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1230                                       0x00000398

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1231                                       0x0000039C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1232                                       0x000003A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1233                                       0x000003A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1234                                       0x000003A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1235                                       0x000003AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1236                                       0x000003B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1237                                       0x000003B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1238                                       0x000003B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1239                                       0x000003BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1240                                       0x000003C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1241                                       0x000003C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1242                                       0x000003C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1243                                       0x000003CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1244                                       0x000003D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1245                                       0x000003D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1246                                       0x000003D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1247                                       0x000003DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1248                                       0x000003E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1249                                       0x000003E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1250                                       0x000003E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1251                                       0x000003EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1252                                       0x000003F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1253                                       0x000003F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1254                                       0x000003F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1255                                       0x000003FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1256                                       0x00000400

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1257                                       0x00000404

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1258                                       0x00000408

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1259                                       0x0000040C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1260                                       0x00000410

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1261                                       0x00000414

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1262                                       0x00000418

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1263                                       0x0000041C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1264                                       0x00000420

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1265                                       0x00000424

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1266                                       0x00000428

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1267                                       0x0000042C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1268                                       0x00000430

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1269                                       0x00000434

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1270                                       0x00000438

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1271                                       0x0000043C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1272                                       0x00000440

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1273                                       0x00000444

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1274                                       0x00000448

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1275                                       0x0000044C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1276                                       0x00000450

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1277                                       0x00000454

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1278                                       0x00000458

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1279                                       0x0000045C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1280                                       0x00000460

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1281                                       0x00000464

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1282                                       0x00000468

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1283                                       0x0000046C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1284                                       0x00000470

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1285                                       0x00000474

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1286                                       0x00000478

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1287                                       0x0000047C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1288                                       0x00000480

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1289                                       0x00000484

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1290                                       0x00000488

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1291                                       0x0000048C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1292                                       0x00000490

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1293                                       0x00000494

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1294                                       0x00000498

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1295                                       0x0000049C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1296                                       0x000004A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1297                                       0x000004A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1298                                       0x000004A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1299                                       0x000004AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1300                                       0x000004B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1301                                       0x000004B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1302                                       0x000004B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1303                                       0x000004BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1304                                       0x000004C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1305                                       0x000004C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1306                                       0x000004C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1307                                       0x000004CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1308                                       0x000004D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1309                                       0x000004D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1310                                       0x000004D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1311                                       0x000004DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1312                                       0x000004E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1313                                       0x000004E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1314                                       0x000004E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1315                                       0x000004EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1316                                       0x000004F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1317                                       0x000004F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1318                                       0x000004F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1319                                       0x000004FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1320                                       0x00000500

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1321                                       0x00000504

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1322                                       0x00000508

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1323                                       0x0000050C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1324                                       0x00000510

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1325                                       0x00000514

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1326                                       0x00000518

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1327                                       0x0000051C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1328                                       0x00000520

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1329                                       0x00000524

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1330                                       0x00000528

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1331                                       0x0000052C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1332                                       0x00000530

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1333                                       0x00000534

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1334                                       0x00000538

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1335                                       0x0000053C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1336                                       0x00000540

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1337                                       0x00000544

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1338                                       0x00000548

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1339                                       0x0000054C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1340                                       0x00000550

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1341                                       0x00000554

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1342                                       0x00000558

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1343                                       0x0000055C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1344                                       0x00000560

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1345                                       0x00000564

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1346                                       0x00000568

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1347                                       0x0000056C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1348                                       0x00000570

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1349                                       0x00000574

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1350                                       0x00000578

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1351                                       0x0000057C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1352                                       0x00000580

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1353                                       0x00000584

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1354                                       0x00000588

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1355                                       0x0000058C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1356                                       0x00000590

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1357                                       0x00000594

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1358                                       0x00000598

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1359                                       0x0000059C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1360                                       0x000005A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1361                                       0x000005A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1362                                       0x000005A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1363                                       0x000005AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1364                                       0x000005B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1365                                       0x000005B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1366                                       0x000005B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1367                                       0x000005BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1368                                       0x000005C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1369                                       0x000005C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1370                                       0x000005C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1371                                       0x000005CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1372                                       0x000005D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1373                                       0x000005D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1374                                       0x000005D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1375                                       0x000005DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1376                                       0x000005E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1377                                       0x000005E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1378                                       0x000005E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1379                                       0x000005EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1380                                       0x000005F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1381                                       0x000005F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1382                                       0x000005F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1383                                       0x000005FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1384                                       0x00000600

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1385                                       0x00000604

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1386                                       0x00000608

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1387                                       0x0000060C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1388                                       0x00000610

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1389                                       0x00000614

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1390                                       0x00000618

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1391                                       0x0000061C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1392                                       0x00000620

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1393                                       0x00000624

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1394                                       0x00000628

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1395                                       0x0000062C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1396                                       0x00000630

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1397                                       0x00000634

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1398                                       0x00000638

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1399                                       0x0000063C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1400                                       0x00000640

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1401                                       0x00000644

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1402                                       0x00000648

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1403                                       0x0000064C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1404                                       0x00000650

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1405                                       0x00000654

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1406                                       0x00000658

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1407                                       0x0000065C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1408                                       0x00000660

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1409                                       0x00000664

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1410                                       0x00000668

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1411                                       0x0000066C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1412                                       0x00000670

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1413                                       0x00000674

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1414                                       0x00000678

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1415                                       0x0000067C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1416                                       0x00000680

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1417                                       0x00000684

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1418                                       0x00000688

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1419                                       0x0000068C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1420                                       0x00000690

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1421                                       0x00000694

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1422                                       0x00000698

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1423                                       0x0000069C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1424                                       0x000006A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1425                                       0x000006A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1426                                       0x000006A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1427                                       0x000006AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1428                                       0x000006B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1429                                       0x000006B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1430                                       0x000006B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1431                                       0x000006BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1432                                       0x000006C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1433                                       0x000006C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1434                                       0x000006C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1435                                       0x000006CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1436                                       0x000006D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1437                                       0x000006D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1438                                       0x000006D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1439                                       0x000006DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1440                                       0x000006E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1441                                       0x000006E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1442                                       0x000006E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1443                                       0x000006EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1444                                       0x000006F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1445                                       0x000006F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1446                                       0x000006F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1447                                       0x000006FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1448                                       0x00000700

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1449                                       0x00000704

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1450                                       0x00000708

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1451                                       0x0000070C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1452                                       0x00000710

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1453                                       0x00000714

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1454                                       0x00000718

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1455                                       0x0000071C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1456                                       0x00000720

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1457                                       0x00000724

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1458                                       0x00000728

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1459                                       0x0000072C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1460                                       0x00000730

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1461                                       0x00000734

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1462                                       0x00000738

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1463                                       0x0000073C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1464                                       0x00000740

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1465                                       0x00000744

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1466                                       0x00000748

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1467                                       0x0000074C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1468                                       0x00000750

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1469                                       0x00000754

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1470                                       0x00000758

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1471                                       0x0000075C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1472                                       0x00000760

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1473                                       0x00000764

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1474                                       0x00000768

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1475                                       0x0000076C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1476                                       0x00000770

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1477                                       0x00000774

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1478                                       0x00000778

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1479                                       0x0000077C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1480                                       0x00000780

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1481                                       0x00000784

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1482                                       0x00000788

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1483                                       0x0000078C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1484                                       0x00000790

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1485                                       0x00000794

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1486                                       0x00000798

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1487                                       0x0000079C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1488                                       0x000007A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1489                                       0x000007A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1490                                       0x000007A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1491                                       0x000007AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1492                                       0x000007B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1493                                       0x000007B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1494                                       0x000007B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1495                                       0x000007BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1496                                       0x000007C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1497                                       0x000007C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1498                                       0x000007C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1499                                       0x000007CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1500                                       0x000007D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1501                                       0x000007D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1502                                       0x000007D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1503                                       0x000007DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1504                                       0x000007E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1505                                       0x000007E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1506                                       0x000007E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1507                                       0x000007EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1508                                       0x000007F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1509                                       0x000007F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1510                                       0x000007F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1511                                       0x000007FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1512                                       0x00000800

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1513                                       0x00000804

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1514                                       0x00000808

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1515                                       0x0000080C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1516                                       0x00000810

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1517                                       0x00000814

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1518                                       0x00000818

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1519                                       0x0000081C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1520                                       0x00000820

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1521                                       0x00000824

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1522                                       0x00000828

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1523                                       0x0000082C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1524                                       0x00000830

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1525                                       0x00000834

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1526                                       0x00000838

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1527                                       0x0000083C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1528                                       0x00000840

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1529                                       0x00000844

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1530                                       0x00000848

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1531                                       0x0000084C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1532                                       0x00000850

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1533                                       0x00000854

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1534                                       0x00000858

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1535                                       0x0000085C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1536                                       0x00000860

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1537                                       0x00000864

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1538                                       0x00000868

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1539                                       0x0000086C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1540                                       0x00000870

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1541                                       0x00000874

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1542                                       0x00000878

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1543                                       0x0000087C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1544                                       0x00000880

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1545                                       0x00000884

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1546                                       0x00000888

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1547                                       0x0000088C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1548                                       0x00000890

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1549                                       0x00000894

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1550                                       0x00000898

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1551                                       0x0000089C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1552                                       0x000008A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1553                                       0x000008A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1554                                       0x000008A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1555                                       0x000008AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1556                                       0x000008B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1557                                       0x000008B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1558                                       0x000008B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1559                                       0x000008BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1560                                       0x000008C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1561                                       0x000008C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1562                                       0x000008C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1563                                       0x000008CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1564                                       0x000008D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1565                                       0x000008D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1566                                       0x000008D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1567                                       0x000008DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1568                                       0x000008E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1569                                       0x000008E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1570                                       0x000008E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1571                                       0x000008EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1572                                       0x000008F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1573                                       0x000008F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1574                                       0x000008F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1575                                       0x000008FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1576                                       0x00000900

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1577                                       0x00000904

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1578                                       0x00000908

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1579                                       0x0000090C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1580                                       0x00000910

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1581                                       0x00000914

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1582                                       0x00000918

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1583                                       0x0000091C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1584                                       0x00000920

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1585                                       0x00000924

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1586                                       0x00000928

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1587                                       0x0000092C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1588                                       0x00000930

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1589                                       0x00000934

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1590                                       0x00000938

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1591                                       0x0000093C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1592                                       0x00000940

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1593                                       0x00000944

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1594                                       0x00000948

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1595                                       0x0000094C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1596                                       0x00000950

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1597                                       0x00000954

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1598                                       0x00000958

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1599                                       0x0000095C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1600                                       0x00000960

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1601                                       0x00000964

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1602                                       0x00000968

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1603                                       0x0000096C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1604                                       0x00000970

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1605                                       0x00000974

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1606                                       0x00000978

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1607                                       0x0000097C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1608                                       0x00000980

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1609                                       0x00000984

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1610                                       0x00000988

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1611                                       0x0000098C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1612                                       0x00000990

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1613                                       0x00000994

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1614                                       0x00000998

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1615                                       0x0000099C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1616                                       0x000009A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1617                                       0x000009A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1618                                       0x000009A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1619                                       0x000009AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1620                                       0x000009B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1621                                       0x000009B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1622                                       0x000009B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1623                                       0x000009BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1624                                       0x000009C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1625                                       0x000009C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1626                                       0x000009C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1627                                       0x000009CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1628                                       0x000009D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1629                                       0x000009D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1630                                       0x000009D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1631                                       0x000009DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1632                                       0x000009E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1633                                       0x000009E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1634                                       0x000009E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1635                                       0x000009EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1636                                       0x000009F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1637                                       0x000009F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1638                                       0x000009F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1639                                       0x000009FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1640                                       0x00000A00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1641                                       0x00000A04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1642                                       0x00000A08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1643                                       0x00000A0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1644                                       0x00000A10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1645                                       0x00000A14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1646                                       0x00000A18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1647                                       0x00000A1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1648                                       0x00000A20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1649                                       0x00000A24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1650                                       0x00000A28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1651                                       0x00000A2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1652                                       0x00000A30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1653                                       0x00000A34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1654                                       0x00000A38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1655                                       0x00000A3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1656                                       0x00000A40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1657                                       0x00000A44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1658                                       0x00000A48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1659                                       0x00000A4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1660                                       0x00000A50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1661                                       0x00000A54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1662                                       0x00000A58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1663                                       0x00000A5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1664                                       0x00000A60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1665                                       0x00000A64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1666                                       0x00000A68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1667                                       0x00000A6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1668                                       0x00000A70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1669                                       0x00000A74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1670                                       0x00000A78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1671                                       0x00000A7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1672                                       0x00000A80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1673                                       0x00000A84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1674                                       0x00000A88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1675                                       0x00000A8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1676                                       0x00000A90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1677                                       0x00000A94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1678                                       0x00000A98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1679                                       0x00000A9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1680                                       0x00000AA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1681                                       0x00000AA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1682                                       0x00000AA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1683                                       0x00000AAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1684                                       0x00000AB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1685                                       0x00000AB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1686                                       0x00000AB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1687                                       0x00000ABC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1688                                       0x00000AC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1689                                       0x00000AC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1690                                       0x00000AC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1691                                       0x00000ACC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1692                                       0x00000AD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1693                                       0x00000AD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1694                                       0x00000AD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1695                                       0x00000ADC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1696                                       0x00000AE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1697                                       0x00000AE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1698                                       0x00000AE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1699                                       0x00000AEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1700                                       0x00000AF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1701                                       0x00000AF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1702                                       0x00000AF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1703                                       0x00000AFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1704                                       0x00000B00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1705                                       0x00000B04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1706                                       0x00000B08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1707                                       0x00000B0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1708                                       0x00000B10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1709                                       0x00000B14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1710                                       0x00000B18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1711                                       0x00000B1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1712                                       0x00000B20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1713                                       0x00000B24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1714                                       0x00000B28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1715                                       0x00000B2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1716                                       0x00000B30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1717                                       0x00000B34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1718                                       0x00000B38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1719                                       0x00000B3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1720                                       0x00000B40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1721                                       0x00000B44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1722                                       0x00000B48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1723                                       0x00000B4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1724                                       0x00000B50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1725                                       0x00000B54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1726                                       0x00000B58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1727                                       0x00000B5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1728                                       0x00000B60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1729                                       0x00000B64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1730                                       0x00000B68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1731                                       0x00000B6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1732                                       0x00000B70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1733                                       0x00000B74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1734                                       0x00000B78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1735                                       0x00000B7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1736                                       0x00000B80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1737                                       0x00000B84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1738                                       0x00000B88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1739                                       0x00000B8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1740                                       0x00000B90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1741                                       0x00000B94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1742                                       0x00000B98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1743                                       0x00000B9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1744                                       0x00000BA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1745                                       0x00000BA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1746                                       0x00000BA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1747                                       0x00000BAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1748                                       0x00000BB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1749                                       0x00000BB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1750                                       0x00000BB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1751                                       0x00000BBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1752                                       0x00000BC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1753                                       0x00000BC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1754                                       0x00000BC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1755                                       0x00000BCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1756                                       0x00000BD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1757                                       0x00000BD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1758                                       0x00000BD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1759                                       0x00000BDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1760                                       0x00000BE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1761                                       0x00000BE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1762                                       0x00000BE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1763                                       0x00000BEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1764                                       0x00000BF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1765                                       0x00000BF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1766                                       0x00000BF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1767                                       0x00000BFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1768                                       0x00000C00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1769                                       0x00000C04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1770                                       0x00000C08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1771                                       0x00000C0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1772                                       0x00000C10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1773                                       0x00000C14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1774                                       0x00000C18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1775                                       0x00000C1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1776                                       0x00000C20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1777                                       0x00000C24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1778                                       0x00000C28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1779                                       0x00000C2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1780                                       0x00000C30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1781                                       0x00000C34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1782                                       0x00000C38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1783                                       0x00000C3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1784                                       0x00000C40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1785                                       0x00000C44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1786                                       0x00000C48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1787                                       0x00000C4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1788                                       0x00000C50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1789                                       0x00000C54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1790                                       0x00000C58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1791                                       0x00000C5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1792                                       0x00000C60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1793                                       0x00000C64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1794                                       0x00000C68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1795                                       0x00000C6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1796                                       0x00000C70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1797                                       0x00000C74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1798                                       0x00000C78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1799                                       0x00000C7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1800                                       0x00000C80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1801                                       0x00000C84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1802                                       0x00000C88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1803                                       0x00000C8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1804                                       0x00000C90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1805                                       0x00000C94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1806                                       0x00000C98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1807                                       0x00000C9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1808                                       0x00000CA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1809                                       0x00000CA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1810                                       0x00000CA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1811                                       0x00000CAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1812                                       0x00000CB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1813                                       0x00000CB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1814                                       0x00000CB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1815                                       0x00000CBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1816                                       0x00000CC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1817                                       0x00000CC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1818                                       0x00000CC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1819                                       0x00000CCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1820                                       0x00000CD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1821                                       0x00000CD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1822                                       0x00000CD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1823                                       0x00000CDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1824                                       0x00000CE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1825                                       0x00000CE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1826                                       0x00000CE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1827                                       0x00000CEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1828                                       0x00000CF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1829                                       0x00000CF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1830                                       0x00000CF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1831                                       0x00000CFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1832                                       0x00000D00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1833                                       0x00000D04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1834                                       0x00000D08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1835                                       0x00000D0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1836                                       0x00000D10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1837                                       0x00000D14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1838                                       0x00000D18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1839                                       0x00000D1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1840                                       0x00000D20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1841                                       0x00000D24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1842                                       0x00000D28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1843                                       0x00000D2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1844                                       0x00000D30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1845                                       0x00000D34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1846                                       0x00000D38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1847                                       0x00000D3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1848                                       0x00000D40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1849                                       0x00000D44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1850                                       0x00000D48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1851                                       0x00000D4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1852                                       0x00000D50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1853                                       0x00000D54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1854                                       0x00000D58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1855                                       0x00000D5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1856                                       0x00000D60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1857                                       0x00000D64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1858                                       0x00000D68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1859                                       0x00000D6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1860                                       0x00000D70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1861                                       0x00000D74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1862                                       0x00000D78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1863                                       0x00000D7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1864                                       0x00000D80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1865                                       0x00000D84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1866                                       0x00000D88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1867                                       0x00000D8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1868                                       0x00000D90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1869                                       0x00000D94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1870                                       0x00000D98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1871                                       0x00000D9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1872                                       0x00000DA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1873                                       0x00000DA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1874                                       0x00000DA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1875                                       0x00000DAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1876                                       0x00000DB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1877                                       0x00000DB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1878                                       0x00000DB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1879                                       0x00000DBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1880                                       0x00000DC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1881                                       0x00000DC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1882                                       0x00000DC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1883                                       0x00000DCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1884                                       0x00000DD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1885                                       0x00000DD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1886                                       0x00000DD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1887                                       0x00000DDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1888                                       0x00000DE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1889                                       0x00000DE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1890                                       0x00000DE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1891                                       0x00000DEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1892                                       0x00000DF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1893                                       0x00000DF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1894                                       0x00000DF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1895                                       0x00000DFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1896                                       0x00000E00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1897                                       0x00000E04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1898                                       0x00000E08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1899                                       0x00000E0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1900                                       0x00000E10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1901                                       0x00000E14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1902                                       0x00000E18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1903                                       0x00000E1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1904                                       0x00000E20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1905                                       0x00000E24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1906                                       0x00000E28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1907                                       0x00000E2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1908                                       0x00000E30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1909                                       0x00000E34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1910                                       0x00000E38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1911                                       0x00000E3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1912                                       0x00000E40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1913                                       0x00000E44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1914                                       0x00000E48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1915                                       0x00000E4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1916                                       0x00000E50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1917                                       0x00000E54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1918                                       0x00000E58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1919                                       0x00000E5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1920                                       0x00000E60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1921                                       0x00000E64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1922                                       0x00000E68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1923                                       0x00000E6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1924                                       0x00000E70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1925                                       0x00000E74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1926                                       0x00000E78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1927                                       0x00000E7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1928                                       0x00000E80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1929                                       0x00000E84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1930                                       0x00000E88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1931                                       0x00000E8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1932                                       0x00000E90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1933                                       0x00000E94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1934                                       0x00000E98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1935                                       0x00000E9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1936                                       0x00000EA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1937                                       0x00000EA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1938                                       0x00000EA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1939                                       0x00000EAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1940                                       0x00000EB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1941                                       0x00000EB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1942                                       0x00000EB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1943                                       0x00000EBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1944                                       0x00000EC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1945                                       0x00000EC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1946                                       0x00000EC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1947                                       0x00000ECC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1948                                       0x00000ED0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1949                                       0x00000ED4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1950                                       0x00000ED8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1951                                       0x00000EDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1952                                       0x00000EE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1953                                       0x00000EE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1954                                       0x00000EE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1955                                       0x00000EEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1956                                       0x00000EF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1957                                       0x00000EF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1958                                       0x00000EF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1959                                       0x00000EFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1960                                       0x00000F00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1961                                       0x00000F04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1962                                       0x00000F08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1963                                       0x00000F0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1964                                       0x00000F10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1965                                       0x00000F14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1966                                       0x00000F18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1967                                       0x00000F1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1968                                       0x00000F20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1969                                       0x00000F24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1970                                       0x00000F28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1971                                       0x00000F2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1972                                       0x00000F30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1973                                       0x00000F34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1974                                       0x00000F38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1975                                       0x00000F3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1976                                       0x00000F40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1977                                       0x00000F44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1978                                       0x00000F48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1979                                       0x00000F4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1980                                       0x00000F50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1981                                       0x00000F54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1982                                       0x00000F58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1983                                       0x00000F5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1984                                       0x00000F60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1985                                       0x00000F64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1986                                       0x00000F68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1987                                       0x00000F6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1988                                       0x00000F70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1989                                       0x00000F74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1990                                       0x00000F78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1991                                       0x00000F7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1992                                       0x00000F80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1993                                       0x00000F84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1994                                       0x00000F88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1995                                       0x00000F8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1996                                       0x00000F90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1997                                       0x00000F94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1998                                       0x00000F98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK1999                                       0x00000F9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11000                                      0x00000FA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11001                                      0x00000FA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11002                                      0x00000FA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11003                                      0x00000FAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11004                                      0x00000FB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11005                                      0x00000FB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11006                                      0x00000FB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11007                                      0x00000FBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11008                                      0x00000FC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11009                                      0x00000FC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11010                                      0x00000FC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11011                                      0x00000FCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11012                                      0x00000FD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11013                                      0x00000FD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11014                                      0x00000FD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11015                                      0x00000FDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11016                                      0x00000FE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11017                                      0x00000FE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11018                                      0x00000FE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11019                                      0x00000FEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11020                                      0x00000FF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11021                                      0x00000FF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11022                                      0x00000FF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11023                                      0x00000FFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11024                                      0x00001000

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11025                                      0x00001004

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11026                                      0x00001008

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11027                                      0x0000100C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11028                                      0x00001010

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11029                                      0x00001014

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11030                                      0x00001018

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11031                                      0x0000101C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11032                                      0x00001020

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11033                                      0x00001024

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11034                                      0x00001028

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11035                                      0x0000102C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11036                                      0x00001030

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11037                                      0x00001034

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11038                                      0x00001038

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11039                                      0x0000103C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11040                                      0x00001040

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11041                                      0x00001044

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11042                                      0x00001048

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11043                                      0x0000104C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11044                                      0x00001050

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11045                                      0x00001054

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11046                                      0x00001058

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11047                                      0x0000105C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11048                                      0x00001060

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11049                                      0x00001064

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11050                                      0x00001068

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11051                                      0x0000106C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11052                                      0x00001070

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11053                                      0x00001074

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11054                                      0x00001078

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11055                                      0x0000107C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11056                                      0x00001080

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11057                                      0x00001084

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11058                                      0x00001088

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11059                                      0x0000108C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11060                                      0x00001090

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11061                                      0x00001094

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11062                                      0x00001098

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11063                                      0x0000109C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11064                                      0x000010A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11065                                      0x000010A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11066                                      0x000010A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11067                                      0x000010AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11068                                      0x000010B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11069                                      0x000010B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11070                                      0x000010B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11071                                      0x000010BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11072                                      0x000010C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11073                                      0x000010C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11074                                      0x000010C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11075                                      0x000010CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11076                                      0x000010D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11077                                      0x000010D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11078                                      0x000010D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11079                                      0x000010DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11080                                      0x000010E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11081                                      0x000010E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11082                                      0x000010E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11083                                      0x000010EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11084                                      0x000010F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11085                                      0x000010F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11086                                      0x000010F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11087                                      0x000010FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11088                                      0x00001100

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11089                                      0x00001104

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11090                                      0x00001108

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11091                                      0x0000110C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11092                                      0x00001110

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11093                                      0x00001114

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11094                                      0x00001118

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11095                                      0x0000111C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11096                                      0x00001120

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11097                                      0x00001124

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11098                                      0x00001128

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11099                                      0x0000112C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11100                                      0x00001130

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11101                                      0x00001134

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11102                                      0x00001138

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11103                                      0x0000113C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11104                                      0x00001140

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11105                                      0x00001144

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11106                                      0x00001148

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11107                                      0x0000114C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11108                                      0x00001150

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11109                                      0x00001154

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11110                                      0x00001158

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11111                                      0x0000115C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11112                                      0x00001160

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11113                                      0x00001164

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11114                                      0x00001168

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11115                                      0x0000116C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11116                                      0x00001170

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11117                                      0x00001174

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11118                                      0x00001178

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11119                                      0x0000117C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11120                                      0x00001180

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11121                                      0x00001184

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11122                                      0x00001188

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11123                                      0x0000118C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11124                                      0x00001190

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11125                                      0x00001194

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11126                                      0x00001198

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11127                                      0x0000119C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11128                                      0x000011A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11129                                      0x000011A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11130                                      0x000011A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11131                                      0x000011AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11132                                      0x000011B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11133                                      0x000011B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11134                                      0x000011B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11135                                      0x000011BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11136                                      0x000011C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11137                                      0x000011C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11138                                      0x000011C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11139                                      0x000011CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11140                                      0x000011D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11141                                      0x000011D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11142                                      0x000011D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11143                                      0x000011DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11144                                      0x000011E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11145                                      0x000011E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11146                                      0x000011E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11147                                      0x000011EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11148                                      0x000011F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11149                                      0x000011F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11150                                      0x000011F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11151                                      0x000011FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11152                                      0x00001200

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11153                                      0x00001204

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11154                                      0x00001208

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11155                                      0x0000120C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11156                                      0x00001210

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11157                                      0x00001214

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11158                                      0x00001218

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11159                                      0x0000121C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11160                                      0x00001220

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11161                                      0x00001224

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11162                                      0x00001228

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11163                                      0x0000122C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11164                                      0x00001230

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11165                                      0x00001234

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11166                                      0x00001238

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11167                                      0x0000123C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11168                                      0x00001240

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11169                                      0x00001244

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11170                                      0x00001248

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11171                                      0x0000124C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11172                                      0x00001250

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11173                                      0x00001254

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11174                                      0x00001258

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11175                                      0x0000125C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11176                                      0x00001260

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11177                                      0x00001264

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11178                                      0x00001268

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11179                                      0x0000126C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11180                                      0x00001270

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11181                                      0x00001274

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11182                                      0x00001278

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11183                                      0x0000127C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11184                                      0x00001280

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11185                                      0x00001284

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11186                                      0x00001288

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11187                                      0x0000128C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11188                                      0x00001290

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11189                                      0x00001294

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11190                                      0x00001298

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11191                                      0x0000129C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11192                                      0x000012A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11193                                      0x000012A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11194                                      0x000012A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11195                                      0x000012AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11196                                      0x000012B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11197                                      0x000012B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11198                                      0x000012B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11199                                      0x000012BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11200                                      0x000012C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11201                                      0x000012C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11202                                      0x000012C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11203                                      0x000012CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11204                                      0x000012D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11205                                      0x000012D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11206                                      0x000012D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11207                                      0x000012DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11208                                      0x000012E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11209                                      0x000012E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11210                                      0x000012E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11211                                      0x000012EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11212                                      0x000012F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11213                                      0x000012F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11214                                      0x000012F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11215                                      0x000012FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11216                                      0x00001300

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11217                                      0x00001304

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11218                                      0x00001308

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11219                                      0x0000130C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11220                                      0x00001310

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11221                                      0x00001314

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11222                                      0x00001318

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11223                                      0x0000131C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11224                                      0x00001320

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11225                                      0x00001324

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11226                                      0x00001328

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11227                                      0x0000132C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11228                                      0x00001330

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11229                                      0x00001334

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11230                                      0x00001338

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11231                                      0x0000133C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11232                                      0x00001340

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11233                                      0x00001344

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11234                                      0x00001348

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11235                                      0x0000134C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11236                                      0x00001350

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11237                                      0x00001354

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11238                                      0x00001358

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11239                                      0x0000135C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11240                                      0x00001360

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11241                                      0x00001364

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11242                                      0x00001368

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11243                                      0x0000136C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11244                                      0x00001370

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11245                                      0x00001374

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11246                                      0x00001378

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11247                                      0x0000137C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11248                                      0x00001380

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11249                                      0x00001384

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11250                                      0x00001388

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11251                                      0x0000138C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11252                                      0x00001390

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11253                                      0x00001394

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11254                                      0x00001398

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11255                                      0x0000139C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11256                                      0x000013A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11257                                      0x000013A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11258                                      0x000013A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11259                                      0x000013AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11260                                      0x000013B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11261                                      0x000013B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11262                                      0x000013B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11263                                      0x000013BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11264                                      0x000013C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11265                                      0x000013C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11266                                      0x000013C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11267                                      0x000013CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11268                                      0x000013D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11269                                      0x000013D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11270                                      0x000013D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11271                                      0x000013DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11272                                      0x000013E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11273                                      0x000013E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11274                                      0x000013E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11275                                      0x000013EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11276                                      0x000013F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11277                                      0x000013F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11278                                      0x000013F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11279                                      0x000013FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11280                                      0x00001400

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11281                                      0x00001404

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11282                                      0x00001408

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11283                                      0x0000140C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11284                                      0x00001410

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11285                                      0x00001414

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11286                                      0x00001418

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11287                                      0x0000141C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11288                                      0x00001420

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11289                                      0x00001424

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11290                                      0x00001428

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11291                                      0x0000142C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11292                                      0x00001430

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11293                                      0x00001434

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11294                                      0x00001438

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11295                                      0x0000143C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11296                                      0x00001440

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11297                                      0x00001444

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11298                                      0x00001448

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11299                                      0x0000144C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11300                                      0x00001450

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11301                                      0x00001454

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11302                                      0x00001458

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11303                                      0x0000145C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11304                                      0x00001460

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11305                                      0x00001464

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11306                                      0x00001468

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11307                                      0x0000146C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11308                                      0x00001470

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11309                                      0x00001474

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11310                                      0x00001478

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11311                                      0x0000147C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11312                                      0x00001480

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11313                                      0x00001484

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11314                                      0x00001488

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11315                                      0x0000148C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11316                                      0x00001490

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11317                                      0x00001494

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11318                                      0x00001498

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11319                                      0x0000149C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11320                                      0x000014A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11321                                      0x000014A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11322                                      0x000014A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11323                                      0x000014AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11324                                      0x000014B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11325                                      0x000014B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11326                                      0x000014B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11327                                      0x000014BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11328                                      0x000014C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11329                                      0x000014C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11330                                      0x000014C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11331                                      0x000014CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11332                                      0x000014D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11333                                      0x000014D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11334                                      0x000014D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11335                                      0x000014DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11336                                      0x000014E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11337                                      0x000014E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11338                                      0x000014E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11339                                      0x000014EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11340                                      0x000014F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11341                                      0x000014F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11342                                      0x000014F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11343                                      0x000014FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11344                                      0x00001500

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11345                                      0x00001504

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11346                                      0x00001508

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11347                                      0x0000150C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11348                                      0x00001510

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11349                                      0x00001514

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11350                                      0x00001518

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11351                                      0x0000151C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11352                                      0x00001520

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11353                                      0x00001524

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11354                                      0x00001528

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11355                                      0x0000152C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11356                                      0x00001530

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11357                                      0x00001534

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11358                                      0x00001538

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11359                                      0x0000153C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11360                                      0x00001540

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11361                                      0x00001544

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11362                                      0x00001548

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11363                                      0x0000154C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11364                                      0x00001550

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11365                                      0x00001554

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11366                                      0x00001558

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11367                                      0x0000155C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11368                                      0x00001560

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11369                                      0x00001564

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11370                                      0x00001568

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11371                                      0x0000156C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11372                                      0x00001570

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11373                                      0x00001574

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11374                                      0x00001578

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11375                                      0x0000157C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11376                                      0x00001580

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11377                                      0x00001584

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11378                                      0x00001588

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11379                                      0x0000158C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11380                                      0x00001590

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11381                                      0x00001594

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11382                                      0x00001598

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11383                                      0x0000159C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11384                                      0x000015A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11385                                      0x000015A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11386                                      0x000015A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11387                                      0x000015AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11388                                      0x000015B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11389                                      0x000015B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11390                                      0x000015B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11391                                      0x000015BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11392                                      0x000015C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11393                                      0x000015C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11394                                      0x000015C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11395                                      0x000015CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11396                                      0x000015D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11397                                      0x000015D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11398                                      0x000015D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11399                                      0x000015DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11400                                      0x000015E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11401                                      0x000015E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11402                                      0x000015E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11403                                      0x000015EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11404                                      0x000015F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11405                                      0x000015F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11406                                      0x000015F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11407                                      0x000015FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11408                                      0x00001600

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11409                                      0x00001604

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11410                                      0x00001608

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11411                                      0x0000160C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11412                                      0x00001610

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11413                                      0x00001614

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11414                                      0x00001618

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11415                                      0x0000161C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11416                                      0x00001620

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11417                                      0x00001624

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11418                                      0x00001628

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11419                                      0x0000162C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11420                                      0x00001630

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11421                                      0x00001634

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11422                                      0x00001638

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11423                                      0x0000163C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11424                                      0x00001640

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11425                                      0x00001644

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11426                                      0x00001648

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11427                                      0x0000164C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11428                                      0x00001650

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11429                                      0x00001654

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11430                                      0x00001658

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11431                                      0x0000165C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11432                                      0x00001660

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11433                                      0x00001664

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11434                                      0x00001668

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11435                                      0x0000166C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11436                                      0x00001670

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11437                                      0x00001674

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11438                                      0x00001678

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11439                                      0x0000167C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11440                                      0x00001680

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11441                                      0x00001684

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11442                                      0x00001688

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11443                                      0x0000168C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11444                                      0x00001690

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11445                                      0x00001694

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11446                                      0x00001698

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11447                                      0x0000169C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11448                                      0x000016A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11449                                      0x000016A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11450                                      0x000016A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11451                                      0x000016AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11452                                      0x000016B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11453                                      0x000016B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11454                                      0x000016B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11455                                      0x000016BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11456                                      0x000016C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11457                                      0x000016C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11458                                      0x000016C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11459                                      0x000016CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11460                                      0x000016D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11461                                      0x000016D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11462                                      0x000016D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11463                                      0x000016DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11464                                      0x000016E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11465                                      0x000016E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11466                                      0x000016E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11467                                      0x000016EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11468                                      0x000016F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11469                                      0x000016F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11470                                      0x000016F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11471                                      0x000016FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11472                                      0x00001700

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11473                                      0x00001704

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11474                                      0x00001708

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11475                                      0x0000170C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11476                                      0x00001710

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11477                                      0x00001714

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11478                                      0x00001718

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11479                                      0x0000171C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11480                                      0x00001720

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11481                                      0x00001724

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11482                                      0x00001728

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11483                                      0x0000172C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11484                                      0x00001730

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11485                                      0x00001734

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11486                                      0x00001738

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11487                                      0x0000173C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11488                                      0x00001740

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11489                                      0x00001744

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11490                                      0x00001748

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11491                                      0x0000174C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11492                                      0x00001750

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11493                                      0x00001754

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11494                                      0x00001758

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11495                                      0x0000175C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11496                                      0x00001760

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11497                                      0x00001764

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11498                                      0x00001768

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11499                                      0x0000176C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11500                                      0x00001770

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11501                                      0x00001774

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11502                                      0x00001778

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11503                                      0x0000177C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11504                                      0x00001780

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11505                                      0x00001784

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11506                                      0x00001788

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11507                                      0x0000178C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11508                                      0x00001790

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11509                                      0x00001794

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11510                                      0x00001798

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11511                                      0x0000179C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11512                                      0x000017A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11513                                      0x000017A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11514                                      0x000017A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11515                                      0x000017AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11516                                      0x000017B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11517                                      0x000017B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11518                                      0x000017B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11519                                      0x000017BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11520                                      0x000017C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11521                                      0x000017C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11522                                      0x000017C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11523                                      0x000017CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11524                                      0x000017D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11525                                      0x000017D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11526                                      0x000017D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11527                                      0x000017DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11528                                      0x000017E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11529                                      0x000017E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11530                                      0x000017E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11531                                      0x000017EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11532                                      0x000017F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11533                                      0x000017F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11534                                      0x000017F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11535                                      0x000017FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11536                                      0x00001800

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11537                                      0x00001804

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11538                                      0x00001808

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11539                                      0x0000180C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11540                                      0x00001810

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11541                                      0x00001814

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11542                                      0x00001818

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11543                                      0x0000181C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11544                                      0x00001820

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11545                                      0x00001824

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11546                                      0x00001828

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11547                                      0x0000182C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11548                                      0x00001830

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11549                                      0x00001834

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11550                                      0x00001838

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11551                                      0x0000183C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11552                                      0x00001840

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11553                                      0x00001844

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11554                                      0x00001848

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11555                                      0x0000184C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11556                                      0x00001850

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11557                                      0x00001854

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11558                                      0x00001858

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11559                                      0x0000185C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11560                                      0x00001860

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11561                                      0x00001864

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11562                                      0x00001868

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11563                                      0x0000186C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11564                                      0x00001870

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11565                                      0x00001874

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11566                                      0x00001878

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11567                                      0x0000187C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11568                                      0x00001880

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11569                                      0x00001884

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11570                                      0x00001888

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11571                                      0x0000188C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11572                                      0x00001890

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11573                                      0x00001894

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11574                                      0x00001898

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11575                                      0x0000189C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11576                                      0x000018A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11577                                      0x000018A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11578                                      0x000018A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11579                                      0x000018AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11580                                      0x000018B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11581                                      0x000018B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11582                                      0x000018B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11583                                      0x000018BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11584                                      0x000018C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11585                                      0x000018C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11586                                      0x000018C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11587                                      0x000018CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11588                                      0x000018D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11589                                      0x000018D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11590                                      0x000018D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11591                                      0x000018DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11592                                      0x000018E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11593                                      0x000018E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11594                                      0x000018E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11595                                      0x000018EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11596                                      0x000018F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11597                                      0x000018F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11598                                      0x000018F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11599                                      0x000018FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11600                                      0x00001900

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11601                                      0x00001904

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11602                                      0x00001908

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11603                                      0x0000190C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11604                                      0x00001910

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11605                                      0x00001914

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11606                                      0x00001918

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11607                                      0x0000191C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11608                                      0x00001920

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11609                                      0x00001924

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11610                                      0x00001928

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11611                                      0x0000192C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11612                                      0x00001930

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11613                                      0x00001934

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11614                                      0x00001938

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11615                                      0x0000193C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11616                                      0x00001940

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11617                                      0x00001944

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11618                                      0x00001948

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11619                                      0x0000194C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11620                                      0x00001950

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11621                                      0x00001954

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11622                                      0x00001958

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11623                                      0x0000195C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11624                                      0x00001960

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11625                                      0x00001964

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11626                                      0x00001968

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11627                                      0x0000196C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11628                                      0x00001970

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11629                                      0x00001974

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11630                                      0x00001978

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11631                                      0x0000197C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11632                                      0x00001980

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11633                                      0x00001984

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11634                                      0x00001988

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11635                                      0x0000198C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11636                                      0x00001990

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11637                                      0x00001994

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11638                                      0x00001998

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11639                                      0x0000199C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11640                                      0x000019A0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11641                                      0x000019A4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11642                                      0x000019A8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11643                                      0x000019AC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11644                                      0x000019B0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11645                                      0x000019B4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11646                                      0x000019B8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11647                                      0x000019BC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11648                                      0x000019C0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11649                                      0x000019C4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11650                                      0x000019C8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11651                                      0x000019CC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11652                                      0x000019D0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11653                                      0x000019D4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11654                                      0x000019D8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11655                                      0x000019DC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11656                                      0x000019E0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11657                                      0x000019E4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11658                                      0x000019E8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11659                                      0x000019EC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11660                                      0x000019F0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11661                                      0x000019F4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11662                                      0x000019F8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11663                                      0x000019FC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11664                                      0x00001A00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11665                                      0x00001A04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11666                                      0x00001A08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11667                                      0x00001A0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11668                                      0x00001A10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11669                                      0x00001A14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11670                                      0x00001A18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11671                                      0x00001A1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11672                                      0x00001A20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11673                                      0x00001A24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11674                                      0x00001A28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11675                                      0x00001A2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11676                                      0x00001A30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11677                                      0x00001A34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11678                                      0x00001A38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11679                                      0x00001A3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11680                                      0x00001A40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11681                                      0x00001A44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11682                                      0x00001A48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11683                                      0x00001A4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11684                                      0x00001A50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11685                                      0x00001A54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11686                                      0x00001A58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11687                                      0x00001A5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11688                                      0x00001A60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11689                                      0x00001A64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11690                                      0x00001A68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11691                                      0x00001A6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11692                                      0x00001A70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11693                                      0x00001A74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11694                                      0x00001A78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11695                                      0x00001A7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11696                                      0x00001A80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11697                                      0x00001A84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11698                                      0x00001A88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11699                                      0x00001A8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11700                                      0x00001A90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11701                                      0x00001A94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11702                                      0x00001A98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11703                                      0x00001A9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11704                                      0x00001AA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11705                                      0x00001AA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11706                                      0x00001AA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11707                                      0x00001AAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11708                                      0x00001AB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11709                                      0x00001AB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11710                                      0x00001AB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11711                                      0x00001ABC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11712                                      0x00001AC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11713                                      0x00001AC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11714                                      0x00001AC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11715                                      0x00001ACC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11716                                      0x00001AD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11717                                      0x00001AD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11718                                      0x00001AD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11719                                      0x00001ADC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11720                                      0x00001AE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11721                                      0x00001AE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11722                                      0x00001AE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11723                                      0x00001AEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11724                                      0x00001AF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11725                                      0x00001AF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11726                                      0x00001AF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11727                                      0x00001AFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11728                                      0x00001B00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11729                                      0x00001B04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11730                                      0x00001B08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11731                                      0x00001B0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11732                                      0x00001B10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11733                                      0x00001B14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11734                                      0x00001B18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11735                                      0x00001B1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11736                                      0x00001B20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11737                                      0x00001B24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11738                                      0x00001B28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11739                                      0x00001B2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11740                                      0x00001B30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11741                                      0x00001B34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11742                                      0x00001B38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11743                                      0x00001B3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11744                                      0x00001B40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11745                                      0x00001B44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11746                                      0x00001B48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11747                                      0x00001B4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11748                                      0x00001B50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11749                                      0x00001B54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11750                                      0x00001B58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11751                                      0x00001B5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11752                                      0x00001B60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11753                                      0x00001B64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11754                                      0x00001B68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11755                                      0x00001B6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11756                                      0x00001B70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11757                                      0x00001B74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11758                                      0x00001B78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11759                                      0x00001B7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11760                                      0x00001B80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11761                                      0x00001B84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11762                                      0x00001B88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11763                                      0x00001B8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11764                                      0x00001B90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11765                                      0x00001B94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11766                                      0x00001B98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11767                                      0x00001B9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11768                                      0x00001BA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11769                                      0x00001BA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11770                                      0x00001BA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11771                                      0x00001BAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11772                                      0x00001BB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11773                                      0x00001BB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11774                                      0x00001BB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11775                                      0x00001BBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11776                                      0x00001BC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11777                                      0x00001BC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11778                                      0x00001BC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11779                                      0x00001BCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11780                                      0x00001BD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11781                                      0x00001BD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11782                                      0x00001BD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11783                                      0x00001BDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11784                                      0x00001BE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11785                                      0x00001BE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11786                                      0x00001BE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11787                                      0x00001BEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11788                                      0x00001BF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11789                                      0x00001BF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11790                                      0x00001BF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11791                                      0x00001BFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11792                                      0x00001C00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11793                                      0x00001C04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11794                                      0x00001C08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11795                                      0x00001C0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11796                                      0x00001C10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11797                                      0x00001C14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11798                                      0x00001C18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11799                                      0x00001C1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11800                                      0x00001C20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11801                                      0x00001C24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11802                                      0x00001C28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11803                                      0x00001C2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11804                                      0x00001C30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11805                                      0x00001C34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11806                                      0x00001C38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11807                                      0x00001C3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11808                                      0x00001C40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11809                                      0x00001C44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11810                                      0x00001C48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11811                                      0x00001C4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11812                                      0x00001C50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11813                                      0x00001C54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11814                                      0x00001C58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11815                                      0x00001C5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11816                                      0x00001C60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11817                                      0x00001C64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11818                                      0x00001C68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11819                                      0x00001C6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11820                                      0x00001C70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11821                                      0x00001C74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11822                                      0x00001C78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11823                                      0x00001C7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11824                                      0x00001C80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11825                                      0x00001C84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11826                                      0x00001C88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11827                                      0x00001C8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11828                                      0x00001C90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11829                                      0x00001C94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11830                                      0x00001C98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11831                                      0x00001C9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11832                                      0x00001CA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11833                                      0x00001CA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11834                                      0x00001CA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11835                                      0x00001CAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11836                                      0x00001CB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11837                                      0x00001CB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11838                                      0x00001CB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11839                                      0x00001CBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11840                                      0x00001CC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11841                                      0x00001CC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11842                                      0x00001CC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11843                                      0x00001CCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11844                                      0x00001CD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11845                                      0x00001CD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11846                                      0x00001CD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11847                                      0x00001CDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11848                                      0x00001CE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11849                                      0x00001CE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11850                                      0x00001CE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11851                                      0x00001CEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11852                                      0x00001CF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11853                                      0x00001CF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11854                                      0x00001CF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11855                                      0x00001CFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11856                                      0x00001D00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11857                                      0x00001D04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11858                                      0x00001D08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11859                                      0x00001D0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11860                                      0x00001D10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11861                                      0x00001D14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11862                                      0x00001D18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11863                                      0x00001D1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11864                                      0x00001D20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11865                                      0x00001D24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11866                                      0x00001D28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11867                                      0x00001D2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11868                                      0x00001D30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11869                                      0x00001D34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11870                                      0x00001D38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11871                                      0x00001D3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11872                                      0x00001D40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11873                                      0x00001D44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11874                                      0x00001D48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11875                                      0x00001D4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11876                                      0x00001D50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11877                                      0x00001D54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11878                                      0x00001D58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11879                                      0x00001D5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11880                                      0x00001D60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11881                                      0x00001D64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11882                                      0x00001D68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11883                                      0x00001D6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11884                                      0x00001D70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11885                                      0x00001D74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11886                                      0x00001D78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11887                                      0x00001D7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11888                                      0x00001D80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11889                                      0x00001D84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11890                                      0x00001D88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11891                                      0x00001D8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11892                                      0x00001D90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11893                                      0x00001D94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11894                                      0x00001D98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11895                                      0x00001D9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11896                                      0x00001DA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11897                                      0x00001DA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11898                                      0x00001DA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11899                                      0x00001DAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11900                                      0x00001DB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11901                                      0x00001DB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11902                                      0x00001DB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11903                                      0x00001DBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11904                                      0x00001DC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11905                                      0x00001DC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11906                                      0x00001DC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11907                                      0x00001DCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11908                                      0x00001DD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11909                                      0x00001DD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11910                                      0x00001DD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11911                                      0x00001DDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11912                                      0x00001DE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11913                                      0x00001DE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11914                                      0x00001DE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11915                                      0x00001DEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11916                                      0x00001DF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11917                                      0x00001DF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11918                                      0x00001DF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11919                                      0x00001DFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11920                                      0x00001E00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11921                                      0x00001E04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11922                                      0x00001E08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11923                                      0x00001E0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11924                                      0x00001E10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11925                                      0x00001E14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11926                                      0x00001E18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11927                                      0x00001E1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11928                                      0x00001E20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11929                                      0x00001E24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11930                                      0x00001E28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11931                                      0x00001E2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11932                                      0x00001E30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11933                                      0x00001E34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11934                                      0x00001E38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11935                                      0x00001E3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11936                                      0x00001E40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11937                                      0x00001E44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11938                                      0x00001E48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11939                                      0x00001E4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11940                                      0x00001E50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11941                                      0x00001E54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11942                                      0x00001E58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11943                                      0x00001E5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11944                                      0x00001E60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11945                                      0x00001E64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11946                                      0x00001E68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11947                                      0x00001E6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11948                                      0x00001E70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11949                                      0x00001E74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11950                                      0x00001E78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11951                                      0x00001E7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11952                                      0x00001E80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11953                                      0x00001E84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11954                                      0x00001E88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11955                                      0x00001E8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11956                                      0x00001E90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11957                                      0x00001E94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11958                                      0x00001E98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11959                                      0x00001E9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11960                                      0x00001EA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11961                                      0x00001EA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11962                                      0x00001EA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11963                                      0x00001EAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11964                                      0x00001EB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11965                                      0x00001EB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11966                                      0x00001EB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11967                                      0x00001EBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11968                                      0x00001EC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11969                                      0x00001EC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11970                                      0x00001EC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11971                                      0x00001ECC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11972                                      0x00001ED0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11973                                      0x00001ED4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11974                                      0x00001ED8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11975                                      0x00001EDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11976                                      0x00001EE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11977                                      0x00001EE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11978                                      0x00001EE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11979                                      0x00001EEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11980                                      0x00001EF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11981                                      0x00001EF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11982                                      0x00001EF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11983                                      0x00001EFC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11984                                      0x00001F00

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11985                                      0x00001F04

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11986                                      0x00001F08

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11987                                      0x00001F0C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11988                                      0x00001F10

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11989                                      0x00001F14

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11990                                      0x00001F18

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11991                                      0x00001F1C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11992                                      0x00001F20

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11993                                      0x00001F24

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11994                                      0x00001F28

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11995                                      0x00001F2C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11996                                      0x00001F30

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11997                                      0x00001F34

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11998                                      0x00001F38

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK11999                                      0x00001F3C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12000                                      0x00001F40

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12001                                      0x00001F44

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12002                                      0x00001F48

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12003                                      0x00001F4C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12004                                      0x00001F50

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12005                                      0x00001F54

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12006                                      0x00001F58

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12007                                      0x00001F5C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12008                                      0x00001F60

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12009                                      0x00001F64

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12010                                      0x00001F68

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12011                                      0x00001F6C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12012                                      0x00001F70

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12013                                      0x00001F74

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12014                                      0x00001F78

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12015                                      0x00001F7C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12016                                      0x00001F80

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12017                                      0x00001F84

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12018                                      0x00001F88

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12019                                      0x00001F8C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12020                                      0x00001F90

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12021                                      0x00001F94

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12022                                      0x00001F98

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12023                                      0x00001F9C

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12024                                      0x00001FA0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12025                                      0x00001FA4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12026                                      0x00001FA8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12027                                      0x00001FAC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12028                                      0x00001FB0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12029                                      0x00001FB4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12030                                      0x00001FB8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12031                                      0x00001FBC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12032                                      0x00001FC0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12033                                      0x00001FC4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12034                                      0x00001FC8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12035                                      0x00001FCC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12036                                      0x00001FD0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12037                                      0x00001FD4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12038                                      0x00001FD8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12039                                      0x00001FDC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12040                                      0x00001FE0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12041                                      0x00001FE4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12042                                      0x00001FE8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12043                                      0x00001FEC

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12044                                      0x00001FF0

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12045                                      0x00001FF4

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12046                                      0x00001FF8

// 8 kB ULL SRAM
#define RFC_ULLRAM_O_BANK12047                                      0x00001FFC

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK10
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK10_DATA_W                                            32
#define RFC_ULLRAM_BANK10_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK10_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11_DATA_W                                            32
#define RFC_ULLRAM_BANK11_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK11_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12_DATA_W                                            32
#define RFC_ULLRAM_BANK12_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK12_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK13
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK13_DATA_W                                            32
#define RFC_ULLRAM_BANK13_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK13_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK14
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK14_DATA_W                                            32
#define RFC_ULLRAM_BANK14_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK14_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK15
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK15_DATA_W                                            32
#define RFC_ULLRAM_BANK15_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK15_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK16
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK16_DATA_W                                            32
#define RFC_ULLRAM_BANK16_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK16_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK17
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK17_DATA_W                                            32
#define RFC_ULLRAM_BANK17_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK17_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK18
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK18_DATA_W                                            32
#define RFC_ULLRAM_BANK18_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK18_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK19
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK19_DATA_W                                            32
#define RFC_ULLRAM_BANK19_DATA_M                                    0xFFFFFFFF
#define RFC_ULLRAM_BANK19_DATA_S                                             0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK110
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK110_DATA_W                                           32
#define RFC_ULLRAM_BANK110_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK110_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK111
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK111_DATA_W                                           32
#define RFC_ULLRAM_BANK111_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK111_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK112
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK112_DATA_W                                           32
#define RFC_ULLRAM_BANK112_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK112_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK113
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK113_DATA_W                                           32
#define RFC_ULLRAM_BANK113_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK113_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK114
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK114_DATA_W                                           32
#define RFC_ULLRAM_BANK114_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK114_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK115
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK115_DATA_W                                           32
#define RFC_ULLRAM_BANK115_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK115_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK116
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK116_DATA_W                                           32
#define RFC_ULLRAM_BANK116_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK116_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK117
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK117_DATA_W                                           32
#define RFC_ULLRAM_BANK117_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK117_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK118
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK118_DATA_W                                           32
#define RFC_ULLRAM_BANK118_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK118_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK119
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK119_DATA_W                                           32
#define RFC_ULLRAM_BANK119_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK119_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK120
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK120_DATA_W                                           32
#define RFC_ULLRAM_BANK120_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK120_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK121
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK121_DATA_W                                           32
#define RFC_ULLRAM_BANK121_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK121_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK122
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK122_DATA_W                                           32
#define RFC_ULLRAM_BANK122_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK122_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK123
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK123_DATA_W                                           32
#define RFC_ULLRAM_BANK123_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK123_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK124
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK124_DATA_W                                           32
#define RFC_ULLRAM_BANK124_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK124_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK125
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK125_DATA_W                                           32
#define RFC_ULLRAM_BANK125_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK125_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK126
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK126_DATA_W                                           32
#define RFC_ULLRAM_BANK126_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK126_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK127
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK127_DATA_W                                           32
#define RFC_ULLRAM_BANK127_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK127_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK128
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK128_DATA_W                                           32
#define RFC_ULLRAM_BANK128_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK128_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK129
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK129_DATA_W                                           32
#define RFC_ULLRAM_BANK129_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK129_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK130
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK130_DATA_W                                           32
#define RFC_ULLRAM_BANK130_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK130_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK131
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK131_DATA_W                                           32
#define RFC_ULLRAM_BANK131_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK131_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK132
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK132_DATA_W                                           32
#define RFC_ULLRAM_BANK132_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK132_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK133
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK133_DATA_W                                           32
#define RFC_ULLRAM_BANK133_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK133_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK134
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK134_DATA_W                                           32
#define RFC_ULLRAM_BANK134_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK134_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK135
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK135_DATA_W                                           32
#define RFC_ULLRAM_BANK135_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK135_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK136
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK136_DATA_W                                           32
#define RFC_ULLRAM_BANK136_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK136_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK137
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK137_DATA_W                                           32
#define RFC_ULLRAM_BANK137_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK137_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK138
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK138_DATA_W                                           32
#define RFC_ULLRAM_BANK138_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK138_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK139
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK139_DATA_W                                           32
#define RFC_ULLRAM_BANK139_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK139_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK140
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK140_DATA_W                                           32
#define RFC_ULLRAM_BANK140_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK140_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK141
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK141_DATA_W                                           32
#define RFC_ULLRAM_BANK141_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK141_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK142
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK142_DATA_W                                           32
#define RFC_ULLRAM_BANK142_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK142_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK143
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK143_DATA_W                                           32
#define RFC_ULLRAM_BANK143_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK143_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK144
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK144_DATA_W                                           32
#define RFC_ULLRAM_BANK144_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK144_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK145
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK145_DATA_W                                           32
#define RFC_ULLRAM_BANK145_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK145_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK146
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK146_DATA_W                                           32
#define RFC_ULLRAM_BANK146_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK146_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK147
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK147_DATA_W                                           32
#define RFC_ULLRAM_BANK147_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK147_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK148
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK148_DATA_W                                           32
#define RFC_ULLRAM_BANK148_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK148_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK149
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK149_DATA_W                                           32
#define RFC_ULLRAM_BANK149_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK149_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK150
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK150_DATA_W                                           32
#define RFC_ULLRAM_BANK150_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK150_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK151
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK151_DATA_W                                           32
#define RFC_ULLRAM_BANK151_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK151_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK152
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK152_DATA_W                                           32
#define RFC_ULLRAM_BANK152_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK152_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK153
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK153_DATA_W                                           32
#define RFC_ULLRAM_BANK153_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK153_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK154
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK154_DATA_W                                           32
#define RFC_ULLRAM_BANK154_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK154_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK155
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK155_DATA_W                                           32
#define RFC_ULLRAM_BANK155_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK155_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK156
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK156_DATA_W                                           32
#define RFC_ULLRAM_BANK156_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK156_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK157
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK157_DATA_W                                           32
#define RFC_ULLRAM_BANK157_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK157_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK158
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK158_DATA_W                                           32
#define RFC_ULLRAM_BANK158_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK158_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK159
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK159_DATA_W                                           32
#define RFC_ULLRAM_BANK159_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK159_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK160
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK160_DATA_W                                           32
#define RFC_ULLRAM_BANK160_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK160_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK161
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK161_DATA_W                                           32
#define RFC_ULLRAM_BANK161_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK161_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK162
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK162_DATA_W                                           32
#define RFC_ULLRAM_BANK162_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK162_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK163
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK163_DATA_W                                           32
#define RFC_ULLRAM_BANK163_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK163_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK164
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK164_DATA_W                                           32
#define RFC_ULLRAM_BANK164_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK164_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK165
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK165_DATA_W                                           32
#define RFC_ULLRAM_BANK165_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK165_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK166
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK166_DATA_W                                           32
#define RFC_ULLRAM_BANK166_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK166_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK167
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK167_DATA_W                                           32
#define RFC_ULLRAM_BANK167_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK167_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK168
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK168_DATA_W                                           32
#define RFC_ULLRAM_BANK168_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK168_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK169
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK169_DATA_W                                           32
#define RFC_ULLRAM_BANK169_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK169_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK170
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK170_DATA_W                                           32
#define RFC_ULLRAM_BANK170_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK170_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK171
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK171_DATA_W                                           32
#define RFC_ULLRAM_BANK171_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK171_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK172
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK172_DATA_W                                           32
#define RFC_ULLRAM_BANK172_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK172_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK173
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK173_DATA_W                                           32
#define RFC_ULLRAM_BANK173_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK173_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK174
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK174_DATA_W                                           32
#define RFC_ULLRAM_BANK174_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK174_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK175
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK175_DATA_W                                           32
#define RFC_ULLRAM_BANK175_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK175_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK176
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK176_DATA_W                                           32
#define RFC_ULLRAM_BANK176_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK176_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK177
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK177_DATA_W                                           32
#define RFC_ULLRAM_BANK177_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK177_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK178
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK178_DATA_W                                           32
#define RFC_ULLRAM_BANK178_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK178_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK179
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK179_DATA_W                                           32
#define RFC_ULLRAM_BANK179_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK179_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK180
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK180_DATA_W                                           32
#define RFC_ULLRAM_BANK180_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK180_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK181
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK181_DATA_W                                           32
#define RFC_ULLRAM_BANK181_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK181_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK182
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK182_DATA_W                                           32
#define RFC_ULLRAM_BANK182_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK182_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK183
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK183_DATA_W                                           32
#define RFC_ULLRAM_BANK183_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK183_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK184
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK184_DATA_W                                           32
#define RFC_ULLRAM_BANK184_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK184_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK185
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK185_DATA_W                                           32
#define RFC_ULLRAM_BANK185_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK185_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK186
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK186_DATA_W                                           32
#define RFC_ULLRAM_BANK186_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK186_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK187
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK187_DATA_W                                           32
#define RFC_ULLRAM_BANK187_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK187_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK188
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK188_DATA_W                                           32
#define RFC_ULLRAM_BANK188_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK188_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK189
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK189_DATA_W                                           32
#define RFC_ULLRAM_BANK189_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK189_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK190
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK190_DATA_W                                           32
#define RFC_ULLRAM_BANK190_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK190_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK191
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK191_DATA_W                                           32
#define RFC_ULLRAM_BANK191_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK191_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK192
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK192_DATA_W                                           32
#define RFC_ULLRAM_BANK192_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK192_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK193
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK193_DATA_W                                           32
#define RFC_ULLRAM_BANK193_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK193_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK194
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK194_DATA_W                                           32
#define RFC_ULLRAM_BANK194_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK194_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK195
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK195_DATA_W                                           32
#define RFC_ULLRAM_BANK195_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK195_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK196
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK196_DATA_W                                           32
#define RFC_ULLRAM_BANK196_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK196_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK197
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK197_DATA_W                                           32
#define RFC_ULLRAM_BANK197_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK197_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK198
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK198_DATA_W                                           32
#define RFC_ULLRAM_BANK198_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK198_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK199
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK199_DATA_W                                           32
#define RFC_ULLRAM_BANK199_DATA_M                                   0xFFFFFFFF
#define RFC_ULLRAM_BANK199_DATA_S                                            0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1100
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1100_DATA_W                                          32
#define RFC_ULLRAM_BANK1100_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1100_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1101
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1101_DATA_W                                          32
#define RFC_ULLRAM_BANK1101_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1101_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1102
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1102_DATA_W                                          32
#define RFC_ULLRAM_BANK1102_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1102_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1103
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1103_DATA_W                                          32
#define RFC_ULLRAM_BANK1103_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1103_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1104
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1104_DATA_W                                          32
#define RFC_ULLRAM_BANK1104_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1104_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1105
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1105_DATA_W                                          32
#define RFC_ULLRAM_BANK1105_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1105_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1106
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1106_DATA_W                                          32
#define RFC_ULLRAM_BANK1106_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1106_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1107
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1107_DATA_W                                          32
#define RFC_ULLRAM_BANK1107_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1107_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1108
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1108_DATA_W                                          32
#define RFC_ULLRAM_BANK1108_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1108_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1109
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1109_DATA_W                                          32
#define RFC_ULLRAM_BANK1109_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1109_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1110
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1110_DATA_W                                          32
#define RFC_ULLRAM_BANK1110_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1110_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1111
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1111_DATA_W                                          32
#define RFC_ULLRAM_BANK1111_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1111_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1112
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1112_DATA_W                                          32
#define RFC_ULLRAM_BANK1112_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1112_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1113
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1113_DATA_W                                          32
#define RFC_ULLRAM_BANK1113_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1113_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1114
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1114_DATA_W                                          32
#define RFC_ULLRAM_BANK1114_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1114_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1115
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1115_DATA_W                                          32
#define RFC_ULLRAM_BANK1115_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1115_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1116
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1116_DATA_W                                          32
#define RFC_ULLRAM_BANK1116_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1116_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1117
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1117_DATA_W                                          32
#define RFC_ULLRAM_BANK1117_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1117_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1118
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1118_DATA_W                                          32
#define RFC_ULLRAM_BANK1118_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1118_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1119
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1119_DATA_W                                          32
#define RFC_ULLRAM_BANK1119_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1119_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1120
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1120_DATA_W                                          32
#define RFC_ULLRAM_BANK1120_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1120_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1121
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1121_DATA_W                                          32
#define RFC_ULLRAM_BANK1121_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1121_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1122
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1122_DATA_W                                          32
#define RFC_ULLRAM_BANK1122_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1122_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1123
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1123_DATA_W                                          32
#define RFC_ULLRAM_BANK1123_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1123_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1124
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1124_DATA_W                                          32
#define RFC_ULLRAM_BANK1124_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1124_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1125
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1125_DATA_W                                          32
#define RFC_ULLRAM_BANK1125_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1125_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1126
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1126_DATA_W                                          32
#define RFC_ULLRAM_BANK1126_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1126_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1127
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1127_DATA_W                                          32
#define RFC_ULLRAM_BANK1127_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1127_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1128
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1128_DATA_W                                          32
#define RFC_ULLRAM_BANK1128_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1128_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1129
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1129_DATA_W                                          32
#define RFC_ULLRAM_BANK1129_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1129_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1130
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1130_DATA_W                                          32
#define RFC_ULLRAM_BANK1130_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1130_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1131
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1131_DATA_W                                          32
#define RFC_ULLRAM_BANK1131_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1131_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1132
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1132_DATA_W                                          32
#define RFC_ULLRAM_BANK1132_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1132_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1133
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1133_DATA_W                                          32
#define RFC_ULLRAM_BANK1133_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1133_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1134
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1134_DATA_W                                          32
#define RFC_ULLRAM_BANK1134_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1134_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1135
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1135_DATA_W                                          32
#define RFC_ULLRAM_BANK1135_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1135_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1136
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1136_DATA_W                                          32
#define RFC_ULLRAM_BANK1136_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1136_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1137
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1137_DATA_W                                          32
#define RFC_ULLRAM_BANK1137_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1137_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1138
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1138_DATA_W                                          32
#define RFC_ULLRAM_BANK1138_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1138_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1139
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1139_DATA_W                                          32
#define RFC_ULLRAM_BANK1139_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1139_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1140
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1140_DATA_W                                          32
#define RFC_ULLRAM_BANK1140_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1140_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1141
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1141_DATA_W                                          32
#define RFC_ULLRAM_BANK1141_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1141_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1142
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1142_DATA_W                                          32
#define RFC_ULLRAM_BANK1142_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1142_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1143
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1143_DATA_W                                          32
#define RFC_ULLRAM_BANK1143_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1143_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1144
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1144_DATA_W                                          32
#define RFC_ULLRAM_BANK1144_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1144_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1145
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1145_DATA_W                                          32
#define RFC_ULLRAM_BANK1145_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1145_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1146
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1146_DATA_W                                          32
#define RFC_ULLRAM_BANK1146_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1146_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1147
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1147_DATA_W                                          32
#define RFC_ULLRAM_BANK1147_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1147_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1148
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1148_DATA_W                                          32
#define RFC_ULLRAM_BANK1148_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1148_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1149
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1149_DATA_W                                          32
#define RFC_ULLRAM_BANK1149_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1149_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1150
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1150_DATA_W                                          32
#define RFC_ULLRAM_BANK1150_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1150_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1151
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1151_DATA_W                                          32
#define RFC_ULLRAM_BANK1151_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1151_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1152
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1152_DATA_W                                          32
#define RFC_ULLRAM_BANK1152_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1152_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1153
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1153_DATA_W                                          32
#define RFC_ULLRAM_BANK1153_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1153_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1154
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1154_DATA_W                                          32
#define RFC_ULLRAM_BANK1154_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1154_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1155
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1155_DATA_W                                          32
#define RFC_ULLRAM_BANK1155_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1155_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1156
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1156_DATA_W                                          32
#define RFC_ULLRAM_BANK1156_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1156_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1157
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1157_DATA_W                                          32
#define RFC_ULLRAM_BANK1157_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1157_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1158
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1158_DATA_W                                          32
#define RFC_ULLRAM_BANK1158_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1158_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1159
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1159_DATA_W                                          32
#define RFC_ULLRAM_BANK1159_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1159_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1160
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1160_DATA_W                                          32
#define RFC_ULLRAM_BANK1160_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1160_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1161
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1161_DATA_W                                          32
#define RFC_ULLRAM_BANK1161_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1161_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1162
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1162_DATA_W                                          32
#define RFC_ULLRAM_BANK1162_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1162_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1163
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1163_DATA_W                                          32
#define RFC_ULLRAM_BANK1163_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1163_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1164
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1164_DATA_W                                          32
#define RFC_ULLRAM_BANK1164_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1164_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1165
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1165_DATA_W                                          32
#define RFC_ULLRAM_BANK1165_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1165_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1166
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1166_DATA_W                                          32
#define RFC_ULLRAM_BANK1166_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1166_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1167
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1167_DATA_W                                          32
#define RFC_ULLRAM_BANK1167_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1167_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1168
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1168_DATA_W                                          32
#define RFC_ULLRAM_BANK1168_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1168_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1169
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1169_DATA_W                                          32
#define RFC_ULLRAM_BANK1169_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1169_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1170
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1170_DATA_W                                          32
#define RFC_ULLRAM_BANK1170_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1170_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1171
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1171_DATA_W                                          32
#define RFC_ULLRAM_BANK1171_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1171_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1172
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1172_DATA_W                                          32
#define RFC_ULLRAM_BANK1172_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1172_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1173
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1173_DATA_W                                          32
#define RFC_ULLRAM_BANK1173_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1173_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1174
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1174_DATA_W                                          32
#define RFC_ULLRAM_BANK1174_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1174_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1175
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1175_DATA_W                                          32
#define RFC_ULLRAM_BANK1175_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1175_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1176
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1176_DATA_W                                          32
#define RFC_ULLRAM_BANK1176_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1176_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1177
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1177_DATA_W                                          32
#define RFC_ULLRAM_BANK1177_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1177_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1178
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1178_DATA_W                                          32
#define RFC_ULLRAM_BANK1178_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1178_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1179
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1179_DATA_W                                          32
#define RFC_ULLRAM_BANK1179_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1179_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1180
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1180_DATA_W                                          32
#define RFC_ULLRAM_BANK1180_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1180_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1181
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1181_DATA_W                                          32
#define RFC_ULLRAM_BANK1181_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1181_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1182
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1182_DATA_W                                          32
#define RFC_ULLRAM_BANK1182_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1182_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1183
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1183_DATA_W                                          32
#define RFC_ULLRAM_BANK1183_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1183_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1184
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1184_DATA_W                                          32
#define RFC_ULLRAM_BANK1184_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1184_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1185
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1185_DATA_W                                          32
#define RFC_ULLRAM_BANK1185_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1185_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1186
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1186_DATA_W                                          32
#define RFC_ULLRAM_BANK1186_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1186_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1187
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1187_DATA_W                                          32
#define RFC_ULLRAM_BANK1187_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1187_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1188
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1188_DATA_W                                          32
#define RFC_ULLRAM_BANK1188_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1188_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1189
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1189_DATA_W                                          32
#define RFC_ULLRAM_BANK1189_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1189_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1190
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1190_DATA_W                                          32
#define RFC_ULLRAM_BANK1190_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1190_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1191
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1191_DATA_W                                          32
#define RFC_ULLRAM_BANK1191_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1191_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1192
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1192_DATA_W                                          32
#define RFC_ULLRAM_BANK1192_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1192_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1193
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1193_DATA_W                                          32
#define RFC_ULLRAM_BANK1193_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1193_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1194
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1194_DATA_W                                          32
#define RFC_ULLRAM_BANK1194_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1194_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1195
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1195_DATA_W                                          32
#define RFC_ULLRAM_BANK1195_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1195_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1196
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1196_DATA_W                                          32
#define RFC_ULLRAM_BANK1196_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1196_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1197
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1197_DATA_W                                          32
#define RFC_ULLRAM_BANK1197_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1197_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1198
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1198_DATA_W                                          32
#define RFC_ULLRAM_BANK1198_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1198_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1199
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1199_DATA_W                                          32
#define RFC_ULLRAM_BANK1199_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1199_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1200
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1200_DATA_W                                          32
#define RFC_ULLRAM_BANK1200_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1200_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1201
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1201_DATA_W                                          32
#define RFC_ULLRAM_BANK1201_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1201_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1202
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1202_DATA_W                                          32
#define RFC_ULLRAM_BANK1202_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1202_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1203
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1203_DATA_W                                          32
#define RFC_ULLRAM_BANK1203_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1203_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1204
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1204_DATA_W                                          32
#define RFC_ULLRAM_BANK1204_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1204_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1205
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1205_DATA_W                                          32
#define RFC_ULLRAM_BANK1205_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1205_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1206
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1206_DATA_W                                          32
#define RFC_ULLRAM_BANK1206_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1206_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1207
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1207_DATA_W                                          32
#define RFC_ULLRAM_BANK1207_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1207_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1208
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1208_DATA_W                                          32
#define RFC_ULLRAM_BANK1208_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1208_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1209
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1209_DATA_W                                          32
#define RFC_ULLRAM_BANK1209_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1209_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1210
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1210_DATA_W                                          32
#define RFC_ULLRAM_BANK1210_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1210_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1211
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1211_DATA_W                                          32
#define RFC_ULLRAM_BANK1211_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1211_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1212
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1212_DATA_W                                          32
#define RFC_ULLRAM_BANK1212_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1212_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1213
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1213_DATA_W                                          32
#define RFC_ULLRAM_BANK1213_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1213_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1214
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1214_DATA_W                                          32
#define RFC_ULLRAM_BANK1214_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1214_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1215
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1215_DATA_W                                          32
#define RFC_ULLRAM_BANK1215_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1215_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1216
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1216_DATA_W                                          32
#define RFC_ULLRAM_BANK1216_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1216_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1217
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1217_DATA_W                                          32
#define RFC_ULLRAM_BANK1217_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1217_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1218
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1218_DATA_W                                          32
#define RFC_ULLRAM_BANK1218_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1218_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1219
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1219_DATA_W                                          32
#define RFC_ULLRAM_BANK1219_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1219_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1220
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1220_DATA_W                                          32
#define RFC_ULLRAM_BANK1220_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1220_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1221
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1221_DATA_W                                          32
#define RFC_ULLRAM_BANK1221_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1221_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1222
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1222_DATA_W                                          32
#define RFC_ULLRAM_BANK1222_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1222_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1223
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1223_DATA_W                                          32
#define RFC_ULLRAM_BANK1223_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1223_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1224
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1224_DATA_W                                          32
#define RFC_ULLRAM_BANK1224_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1224_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1225
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1225_DATA_W                                          32
#define RFC_ULLRAM_BANK1225_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1225_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1226
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1226_DATA_W                                          32
#define RFC_ULLRAM_BANK1226_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1226_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1227
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1227_DATA_W                                          32
#define RFC_ULLRAM_BANK1227_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1227_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1228
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1228_DATA_W                                          32
#define RFC_ULLRAM_BANK1228_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1228_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1229
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1229_DATA_W                                          32
#define RFC_ULLRAM_BANK1229_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1229_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1230
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1230_DATA_W                                          32
#define RFC_ULLRAM_BANK1230_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1230_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1231
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1231_DATA_W                                          32
#define RFC_ULLRAM_BANK1231_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1231_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1232
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1232_DATA_W                                          32
#define RFC_ULLRAM_BANK1232_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1232_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1233
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1233_DATA_W                                          32
#define RFC_ULLRAM_BANK1233_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1233_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1234
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1234_DATA_W                                          32
#define RFC_ULLRAM_BANK1234_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1234_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1235
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1235_DATA_W                                          32
#define RFC_ULLRAM_BANK1235_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1235_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1236
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1236_DATA_W                                          32
#define RFC_ULLRAM_BANK1236_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1236_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1237
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1237_DATA_W                                          32
#define RFC_ULLRAM_BANK1237_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1237_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1238
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1238_DATA_W                                          32
#define RFC_ULLRAM_BANK1238_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1238_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1239
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1239_DATA_W                                          32
#define RFC_ULLRAM_BANK1239_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1239_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1240
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1240_DATA_W                                          32
#define RFC_ULLRAM_BANK1240_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1240_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1241
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1241_DATA_W                                          32
#define RFC_ULLRAM_BANK1241_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1241_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1242
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1242_DATA_W                                          32
#define RFC_ULLRAM_BANK1242_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1242_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1243
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1243_DATA_W                                          32
#define RFC_ULLRAM_BANK1243_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1243_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1244
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1244_DATA_W                                          32
#define RFC_ULLRAM_BANK1244_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1244_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1245
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1245_DATA_W                                          32
#define RFC_ULLRAM_BANK1245_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1245_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1246
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1246_DATA_W                                          32
#define RFC_ULLRAM_BANK1246_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1246_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1247
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1247_DATA_W                                          32
#define RFC_ULLRAM_BANK1247_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1247_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1248
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1248_DATA_W                                          32
#define RFC_ULLRAM_BANK1248_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1248_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1249
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1249_DATA_W                                          32
#define RFC_ULLRAM_BANK1249_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1249_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1250
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1250_DATA_W                                          32
#define RFC_ULLRAM_BANK1250_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1250_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1251
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1251_DATA_W                                          32
#define RFC_ULLRAM_BANK1251_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1251_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1252
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1252_DATA_W                                          32
#define RFC_ULLRAM_BANK1252_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1252_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1253
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1253_DATA_W                                          32
#define RFC_ULLRAM_BANK1253_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1253_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1254
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1254_DATA_W                                          32
#define RFC_ULLRAM_BANK1254_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1254_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1255
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1255_DATA_W                                          32
#define RFC_ULLRAM_BANK1255_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1255_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1256
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1256_DATA_W                                          32
#define RFC_ULLRAM_BANK1256_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1256_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1257
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1257_DATA_W                                          32
#define RFC_ULLRAM_BANK1257_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1257_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1258
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1258_DATA_W                                          32
#define RFC_ULLRAM_BANK1258_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1258_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1259
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1259_DATA_W                                          32
#define RFC_ULLRAM_BANK1259_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1259_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1260
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1260_DATA_W                                          32
#define RFC_ULLRAM_BANK1260_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1260_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1261
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1261_DATA_W                                          32
#define RFC_ULLRAM_BANK1261_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1261_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1262
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1262_DATA_W                                          32
#define RFC_ULLRAM_BANK1262_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1262_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1263
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1263_DATA_W                                          32
#define RFC_ULLRAM_BANK1263_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1263_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1264
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1264_DATA_W                                          32
#define RFC_ULLRAM_BANK1264_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1264_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1265
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1265_DATA_W                                          32
#define RFC_ULLRAM_BANK1265_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1265_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1266
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1266_DATA_W                                          32
#define RFC_ULLRAM_BANK1266_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1266_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1267
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1267_DATA_W                                          32
#define RFC_ULLRAM_BANK1267_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1267_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1268
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1268_DATA_W                                          32
#define RFC_ULLRAM_BANK1268_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1268_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1269
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1269_DATA_W                                          32
#define RFC_ULLRAM_BANK1269_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1269_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1270
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1270_DATA_W                                          32
#define RFC_ULLRAM_BANK1270_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1270_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1271
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1271_DATA_W                                          32
#define RFC_ULLRAM_BANK1271_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1271_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1272
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1272_DATA_W                                          32
#define RFC_ULLRAM_BANK1272_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1272_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1273
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1273_DATA_W                                          32
#define RFC_ULLRAM_BANK1273_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1273_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1274
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1274_DATA_W                                          32
#define RFC_ULLRAM_BANK1274_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1274_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1275
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1275_DATA_W                                          32
#define RFC_ULLRAM_BANK1275_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1275_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1276
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1276_DATA_W                                          32
#define RFC_ULLRAM_BANK1276_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1276_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1277
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1277_DATA_W                                          32
#define RFC_ULLRAM_BANK1277_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1277_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1278
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1278_DATA_W                                          32
#define RFC_ULLRAM_BANK1278_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1278_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1279
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1279_DATA_W                                          32
#define RFC_ULLRAM_BANK1279_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1279_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1280
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1280_DATA_W                                          32
#define RFC_ULLRAM_BANK1280_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1280_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1281
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1281_DATA_W                                          32
#define RFC_ULLRAM_BANK1281_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1281_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1282
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1282_DATA_W                                          32
#define RFC_ULLRAM_BANK1282_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1282_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1283
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1283_DATA_W                                          32
#define RFC_ULLRAM_BANK1283_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1283_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1284
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1284_DATA_W                                          32
#define RFC_ULLRAM_BANK1284_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1284_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1285
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1285_DATA_W                                          32
#define RFC_ULLRAM_BANK1285_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1285_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1286
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1286_DATA_W                                          32
#define RFC_ULLRAM_BANK1286_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1286_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1287
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1287_DATA_W                                          32
#define RFC_ULLRAM_BANK1287_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1287_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1288
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1288_DATA_W                                          32
#define RFC_ULLRAM_BANK1288_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1288_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1289
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1289_DATA_W                                          32
#define RFC_ULLRAM_BANK1289_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1289_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1290
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1290_DATA_W                                          32
#define RFC_ULLRAM_BANK1290_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1290_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1291
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1291_DATA_W                                          32
#define RFC_ULLRAM_BANK1291_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1291_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1292
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1292_DATA_W                                          32
#define RFC_ULLRAM_BANK1292_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1292_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1293
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1293_DATA_W                                          32
#define RFC_ULLRAM_BANK1293_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1293_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1294
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1294_DATA_W                                          32
#define RFC_ULLRAM_BANK1294_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1294_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1295
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1295_DATA_W                                          32
#define RFC_ULLRAM_BANK1295_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1295_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1296
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1296_DATA_W                                          32
#define RFC_ULLRAM_BANK1296_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1296_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1297
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1297_DATA_W                                          32
#define RFC_ULLRAM_BANK1297_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1297_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1298
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1298_DATA_W                                          32
#define RFC_ULLRAM_BANK1298_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1298_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1299
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1299_DATA_W                                          32
#define RFC_ULLRAM_BANK1299_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1299_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1300
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1300_DATA_W                                          32
#define RFC_ULLRAM_BANK1300_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1300_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1301
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1301_DATA_W                                          32
#define RFC_ULLRAM_BANK1301_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1301_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1302
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1302_DATA_W                                          32
#define RFC_ULLRAM_BANK1302_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1302_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1303
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1303_DATA_W                                          32
#define RFC_ULLRAM_BANK1303_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1303_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1304
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1304_DATA_W                                          32
#define RFC_ULLRAM_BANK1304_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1304_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1305
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1305_DATA_W                                          32
#define RFC_ULLRAM_BANK1305_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1305_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1306
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1306_DATA_W                                          32
#define RFC_ULLRAM_BANK1306_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1306_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1307
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1307_DATA_W                                          32
#define RFC_ULLRAM_BANK1307_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1307_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1308
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1308_DATA_W                                          32
#define RFC_ULLRAM_BANK1308_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1308_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1309
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1309_DATA_W                                          32
#define RFC_ULLRAM_BANK1309_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1309_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1310
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1310_DATA_W                                          32
#define RFC_ULLRAM_BANK1310_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1310_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1311
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1311_DATA_W                                          32
#define RFC_ULLRAM_BANK1311_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1311_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1312
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1312_DATA_W                                          32
#define RFC_ULLRAM_BANK1312_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1312_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1313
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1313_DATA_W                                          32
#define RFC_ULLRAM_BANK1313_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1313_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1314
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1314_DATA_W                                          32
#define RFC_ULLRAM_BANK1314_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1314_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1315
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1315_DATA_W                                          32
#define RFC_ULLRAM_BANK1315_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1315_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1316
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1316_DATA_W                                          32
#define RFC_ULLRAM_BANK1316_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1316_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1317
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1317_DATA_W                                          32
#define RFC_ULLRAM_BANK1317_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1317_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1318
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1318_DATA_W                                          32
#define RFC_ULLRAM_BANK1318_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1318_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1319
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1319_DATA_W                                          32
#define RFC_ULLRAM_BANK1319_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1319_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1320
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1320_DATA_W                                          32
#define RFC_ULLRAM_BANK1320_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1320_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1321
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1321_DATA_W                                          32
#define RFC_ULLRAM_BANK1321_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1321_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1322
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1322_DATA_W                                          32
#define RFC_ULLRAM_BANK1322_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1322_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1323
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1323_DATA_W                                          32
#define RFC_ULLRAM_BANK1323_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1323_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1324
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1324_DATA_W                                          32
#define RFC_ULLRAM_BANK1324_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1324_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1325
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1325_DATA_W                                          32
#define RFC_ULLRAM_BANK1325_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1325_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1326
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1326_DATA_W                                          32
#define RFC_ULLRAM_BANK1326_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1326_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1327
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1327_DATA_W                                          32
#define RFC_ULLRAM_BANK1327_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1327_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1328
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1328_DATA_W                                          32
#define RFC_ULLRAM_BANK1328_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1328_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1329
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1329_DATA_W                                          32
#define RFC_ULLRAM_BANK1329_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1329_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1330
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1330_DATA_W                                          32
#define RFC_ULLRAM_BANK1330_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1330_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1331
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1331_DATA_W                                          32
#define RFC_ULLRAM_BANK1331_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1331_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1332
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1332_DATA_W                                          32
#define RFC_ULLRAM_BANK1332_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1332_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1333
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1333_DATA_W                                          32
#define RFC_ULLRAM_BANK1333_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1333_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1334
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1334_DATA_W                                          32
#define RFC_ULLRAM_BANK1334_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1334_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1335
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1335_DATA_W                                          32
#define RFC_ULLRAM_BANK1335_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1335_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1336
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1336_DATA_W                                          32
#define RFC_ULLRAM_BANK1336_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1336_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1337
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1337_DATA_W                                          32
#define RFC_ULLRAM_BANK1337_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1337_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1338
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1338_DATA_W                                          32
#define RFC_ULLRAM_BANK1338_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1338_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1339
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1339_DATA_W                                          32
#define RFC_ULLRAM_BANK1339_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1339_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1340
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1340_DATA_W                                          32
#define RFC_ULLRAM_BANK1340_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1340_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1341
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1341_DATA_W                                          32
#define RFC_ULLRAM_BANK1341_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1341_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1342
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1342_DATA_W                                          32
#define RFC_ULLRAM_BANK1342_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1342_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1343
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1343_DATA_W                                          32
#define RFC_ULLRAM_BANK1343_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1343_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1344
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1344_DATA_W                                          32
#define RFC_ULLRAM_BANK1344_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1344_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1345
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1345_DATA_W                                          32
#define RFC_ULLRAM_BANK1345_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1345_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1346
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1346_DATA_W                                          32
#define RFC_ULLRAM_BANK1346_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1346_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1347
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1347_DATA_W                                          32
#define RFC_ULLRAM_BANK1347_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1347_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1348
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1348_DATA_W                                          32
#define RFC_ULLRAM_BANK1348_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1348_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1349
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1349_DATA_W                                          32
#define RFC_ULLRAM_BANK1349_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1349_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1350
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1350_DATA_W                                          32
#define RFC_ULLRAM_BANK1350_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1350_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1351
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1351_DATA_W                                          32
#define RFC_ULLRAM_BANK1351_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1351_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1352
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1352_DATA_W                                          32
#define RFC_ULLRAM_BANK1352_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1352_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1353
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1353_DATA_W                                          32
#define RFC_ULLRAM_BANK1353_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1353_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1354
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1354_DATA_W                                          32
#define RFC_ULLRAM_BANK1354_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1354_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1355
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1355_DATA_W                                          32
#define RFC_ULLRAM_BANK1355_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1355_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1356
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1356_DATA_W                                          32
#define RFC_ULLRAM_BANK1356_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1356_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1357
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1357_DATA_W                                          32
#define RFC_ULLRAM_BANK1357_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1357_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1358
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1358_DATA_W                                          32
#define RFC_ULLRAM_BANK1358_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1358_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1359
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1359_DATA_W                                          32
#define RFC_ULLRAM_BANK1359_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1359_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1360
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1360_DATA_W                                          32
#define RFC_ULLRAM_BANK1360_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1360_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1361
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1361_DATA_W                                          32
#define RFC_ULLRAM_BANK1361_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1361_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1362
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1362_DATA_W                                          32
#define RFC_ULLRAM_BANK1362_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1362_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1363
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1363_DATA_W                                          32
#define RFC_ULLRAM_BANK1363_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1363_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1364
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1364_DATA_W                                          32
#define RFC_ULLRAM_BANK1364_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1364_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1365
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1365_DATA_W                                          32
#define RFC_ULLRAM_BANK1365_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1365_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1366
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1366_DATA_W                                          32
#define RFC_ULLRAM_BANK1366_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1366_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1367
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1367_DATA_W                                          32
#define RFC_ULLRAM_BANK1367_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1367_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1368
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1368_DATA_W                                          32
#define RFC_ULLRAM_BANK1368_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1368_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1369
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1369_DATA_W                                          32
#define RFC_ULLRAM_BANK1369_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1369_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1370
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1370_DATA_W                                          32
#define RFC_ULLRAM_BANK1370_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1370_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1371
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1371_DATA_W                                          32
#define RFC_ULLRAM_BANK1371_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1371_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1372
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1372_DATA_W                                          32
#define RFC_ULLRAM_BANK1372_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1372_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1373
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1373_DATA_W                                          32
#define RFC_ULLRAM_BANK1373_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1373_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1374
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1374_DATA_W                                          32
#define RFC_ULLRAM_BANK1374_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1374_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1375
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1375_DATA_W                                          32
#define RFC_ULLRAM_BANK1375_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1375_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1376
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1376_DATA_W                                          32
#define RFC_ULLRAM_BANK1376_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1376_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1377
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1377_DATA_W                                          32
#define RFC_ULLRAM_BANK1377_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1377_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1378
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1378_DATA_W                                          32
#define RFC_ULLRAM_BANK1378_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1378_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1379
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1379_DATA_W                                          32
#define RFC_ULLRAM_BANK1379_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1379_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1380
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1380_DATA_W                                          32
#define RFC_ULLRAM_BANK1380_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1380_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1381
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1381_DATA_W                                          32
#define RFC_ULLRAM_BANK1381_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1381_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1382
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1382_DATA_W                                          32
#define RFC_ULLRAM_BANK1382_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1382_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1383
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1383_DATA_W                                          32
#define RFC_ULLRAM_BANK1383_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1383_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1384
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1384_DATA_W                                          32
#define RFC_ULLRAM_BANK1384_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1384_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1385
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1385_DATA_W                                          32
#define RFC_ULLRAM_BANK1385_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1385_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1386
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1386_DATA_W                                          32
#define RFC_ULLRAM_BANK1386_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1386_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1387
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1387_DATA_W                                          32
#define RFC_ULLRAM_BANK1387_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1387_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1388
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1388_DATA_W                                          32
#define RFC_ULLRAM_BANK1388_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1388_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1389
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1389_DATA_W                                          32
#define RFC_ULLRAM_BANK1389_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1389_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1390
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1390_DATA_W                                          32
#define RFC_ULLRAM_BANK1390_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1390_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1391
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1391_DATA_W                                          32
#define RFC_ULLRAM_BANK1391_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1391_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1392
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1392_DATA_W                                          32
#define RFC_ULLRAM_BANK1392_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1392_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1393
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1393_DATA_W                                          32
#define RFC_ULLRAM_BANK1393_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1393_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1394
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1394_DATA_W                                          32
#define RFC_ULLRAM_BANK1394_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1394_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1395
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1395_DATA_W                                          32
#define RFC_ULLRAM_BANK1395_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1395_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1396
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1396_DATA_W                                          32
#define RFC_ULLRAM_BANK1396_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1396_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1397
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1397_DATA_W                                          32
#define RFC_ULLRAM_BANK1397_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1397_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1398
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1398_DATA_W                                          32
#define RFC_ULLRAM_BANK1398_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1398_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1399
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1399_DATA_W                                          32
#define RFC_ULLRAM_BANK1399_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1399_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1400
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1400_DATA_W                                          32
#define RFC_ULLRAM_BANK1400_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1400_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1401
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1401_DATA_W                                          32
#define RFC_ULLRAM_BANK1401_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1401_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1402
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1402_DATA_W                                          32
#define RFC_ULLRAM_BANK1402_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1402_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1403
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1403_DATA_W                                          32
#define RFC_ULLRAM_BANK1403_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1403_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1404
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1404_DATA_W                                          32
#define RFC_ULLRAM_BANK1404_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1404_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1405
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1405_DATA_W                                          32
#define RFC_ULLRAM_BANK1405_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1405_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1406
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1406_DATA_W                                          32
#define RFC_ULLRAM_BANK1406_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1406_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1407
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1407_DATA_W                                          32
#define RFC_ULLRAM_BANK1407_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1407_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1408
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1408_DATA_W                                          32
#define RFC_ULLRAM_BANK1408_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1408_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1409
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1409_DATA_W                                          32
#define RFC_ULLRAM_BANK1409_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1409_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1410
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1410_DATA_W                                          32
#define RFC_ULLRAM_BANK1410_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1410_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1411
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1411_DATA_W                                          32
#define RFC_ULLRAM_BANK1411_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1411_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1412
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1412_DATA_W                                          32
#define RFC_ULLRAM_BANK1412_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1412_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1413
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1413_DATA_W                                          32
#define RFC_ULLRAM_BANK1413_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1413_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1414
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1414_DATA_W                                          32
#define RFC_ULLRAM_BANK1414_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1414_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1415
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1415_DATA_W                                          32
#define RFC_ULLRAM_BANK1415_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1415_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1416
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1416_DATA_W                                          32
#define RFC_ULLRAM_BANK1416_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1416_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1417
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1417_DATA_W                                          32
#define RFC_ULLRAM_BANK1417_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1417_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1418
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1418_DATA_W                                          32
#define RFC_ULLRAM_BANK1418_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1418_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1419
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1419_DATA_W                                          32
#define RFC_ULLRAM_BANK1419_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1419_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1420
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1420_DATA_W                                          32
#define RFC_ULLRAM_BANK1420_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1420_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1421
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1421_DATA_W                                          32
#define RFC_ULLRAM_BANK1421_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1421_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1422
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1422_DATA_W                                          32
#define RFC_ULLRAM_BANK1422_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1422_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1423
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1423_DATA_W                                          32
#define RFC_ULLRAM_BANK1423_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1423_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1424
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1424_DATA_W                                          32
#define RFC_ULLRAM_BANK1424_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1424_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1425
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1425_DATA_W                                          32
#define RFC_ULLRAM_BANK1425_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1425_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1426
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1426_DATA_W                                          32
#define RFC_ULLRAM_BANK1426_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1426_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1427
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1427_DATA_W                                          32
#define RFC_ULLRAM_BANK1427_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1427_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1428
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1428_DATA_W                                          32
#define RFC_ULLRAM_BANK1428_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1428_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1429
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1429_DATA_W                                          32
#define RFC_ULLRAM_BANK1429_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1429_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1430
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1430_DATA_W                                          32
#define RFC_ULLRAM_BANK1430_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1430_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1431
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1431_DATA_W                                          32
#define RFC_ULLRAM_BANK1431_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1431_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1432
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1432_DATA_W                                          32
#define RFC_ULLRAM_BANK1432_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1432_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1433
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1433_DATA_W                                          32
#define RFC_ULLRAM_BANK1433_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1433_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1434
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1434_DATA_W                                          32
#define RFC_ULLRAM_BANK1434_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1434_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1435
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1435_DATA_W                                          32
#define RFC_ULLRAM_BANK1435_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1435_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1436
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1436_DATA_W                                          32
#define RFC_ULLRAM_BANK1436_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1436_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1437
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1437_DATA_W                                          32
#define RFC_ULLRAM_BANK1437_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1437_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1438
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1438_DATA_W                                          32
#define RFC_ULLRAM_BANK1438_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1438_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1439
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1439_DATA_W                                          32
#define RFC_ULLRAM_BANK1439_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1439_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1440
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1440_DATA_W                                          32
#define RFC_ULLRAM_BANK1440_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1440_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1441
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1441_DATA_W                                          32
#define RFC_ULLRAM_BANK1441_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1441_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1442
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1442_DATA_W                                          32
#define RFC_ULLRAM_BANK1442_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1442_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1443
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1443_DATA_W                                          32
#define RFC_ULLRAM_BANK1443_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1443_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1444
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1444_DATA_W                                          32
#define RFC_ULLRAM_BANK1444_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1444_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1445
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1445_DATA_W                                          32
#define RFC_ULLRAM_BANK1445_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1445_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1446
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1446_DATA_W                                          32
#define RFC_ULLRAM_BANK1446_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1446_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1447
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1447_DATA_W                                          32
#define RFC_ULLRAM_BANK1447_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1447_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1448
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1448_DATA_W                                          32
#define RFC_ULLRAM_BANK1448_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1448_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1449
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1449_DATA_W                                          32
#define RFC_ULLRAM_BANK1449_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1449_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1450
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1450_DATA_W                                          32
#define RFC_ULLRAM_BANK1450_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1450_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1451
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1451_DATA_W                                          32
#define RFC_ULLRAM_BANK1451_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1451_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1452
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1452_DATA_W                                          32
#define RFC_ULLRAM_BANK1452_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1452_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1453
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1453_DATA_W                                          32
#define RFC_ULLRAM_BANK1453_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1453_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1454
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1454_DATA_W                                          32
#define RFC_ULLRAM_BANK1454_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1454_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1455
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1455_DATA_W                                          32
#define RFC_ULLRAM_BANK1455_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1455_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1456
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1456_DATA_W                                          32
#define RFC_ULLRAM_BANK1456_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1456_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1457
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1457_DATA_W                                          32
#define RFC_ULLRAM_BANK1457_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1457_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1458
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1458_DATA_W                                          32
#define RFC_ULLRAM_BANK1458_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1458_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1459
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1459_DATA_W                                          32
#define RFC_ULLRAM_BANK1459_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1459_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1460
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1460_DATA_W                                          32
#define RFC_ULLRAM_BANK1460_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1460_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1461
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1461_DATA_W                                          32
#define RFC_ULLRAM_BANK1461_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1461_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1462
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1462_DATA_W                                          32
#define RFC_ULLRAM_BANK1462_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1462_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1463
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1463_DATA_W                                          32
#define RFC_ULLRAM_BANK1463_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1463_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1464
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1464_DATA_W                                          32
#define RFC_ULLRAM_BANK1464_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1464_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1465
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1465_DATA_W                                          32
#define RFC_ULLRAM_BANK1465_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1465_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1466
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1466_DATA_W                                          32
#define RFC_ULLRAM_BANK1466_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1466_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1467
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1467_DATA_W                                          32
#define RFC_ULLRAM_BANK1467_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1467_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1468
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1468_DATA_W                                          32
#define RFC_ULLRAM_BANK1468_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1468_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1469
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1469_DATA_W                                          32
#define RFC_ULLRAM_BANK1469_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1469_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1470
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1470_DATA_W                                          32
#define RFC_ULLRAM_BANK1470_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1470_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1471
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1471_DATA_W                                          32
#define RFC_ULLRAM_BANK1471_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1471_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1472
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1472_DATA_W                                          32
#define RFC_ULLRAM_BANK1472_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1472_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1473
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1473_DATA_W                                          32
#define RFC_ULLRAM_BANK1473_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1473_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1474
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1474_DATA_W                                          32
#define RFC_ULLRAM_BANK1474_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1474_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1475
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1475_DATA_W                                          32
#define RFC_ULLRAM_BANK1475_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1475_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1476
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1476_DATA_W                                          32
#define RFC_ULLRAM_BANK1476_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1476_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1477
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1477_DATA_W                                          32
#define RFC_ULLRAM_BANK1477_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1477_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1478
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1478_DATA_W                                          32
#define RFC_ULLRAM_BANK1478_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1478_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1479
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1479_DATA_W                                          32
#define RFC_ULLRAM_BANK1479_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1479_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1480
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1480_DATA_W                                          32
#define RFC_ULLRAM_BANK1480_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1480_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1481
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1481_DATA_W                                          32
#define RFC_ULLRAM_BANK1481_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1481_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1482
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1482_DATA_W                                          32
#define RFC_ULLRAM_BANK1482_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1482_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1483
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1483_DATA_W                                          32
#define RFC_ULLRAM_BANK1483_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1483_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1484
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1484_DATA_W                                          32
#define RFC_ULLRAM_BANK1484_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1484_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1485
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1485_DATA_W                                          32
#define RFC_ULLRAM_BANK1485_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1485_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1486
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1486_DATA_W                                          32
#define RFC_ULLRAM_BANK1486_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1486_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1487
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1487_DATA_W                                          32
#define RFC_ULLRAM_BANK1487_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1487_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1488
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1488_DATA_W                                          32
#define RFC_ULLRAM_BANK1488_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1488_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1489
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1489_DATA_W                                          32
#define RFC_ULLRAM_BANK1489_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1489_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1490
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1490_DATA_W                                          32
#define RFC_ULLRAM_BANK1490_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1490_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1491
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1491_DATA_W                                          32
#define RFC_ULLRAM_BANK1491_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1491_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1492
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1492_DATA_W                                          32
#define RFC_ULLRAM_BANK1492_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1492_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1493
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1493_DATA_W                                          32
#define RFC_ULLRAM_BANK1493_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1493_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1494
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1494_DATA_W                                          32
#define RFC_ULLRAM_BANK1494_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1494_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1495
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1495_DATA_W                                          32
#define RFC_ULLRAM_BANK1495_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1495_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1496
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1496_DATA_W                                          32
#define RFC_ULLRAM_BANK1496_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1496_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1497
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1497_DATA_W                                          32
#define RFC_ULLRAM_BANK1497_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1497_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1498
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1498_DATA_W                                          32
#define RFC_ULLRAM_BANK1498_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1498_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1499
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1499_DATA_W                                          32
#define RFC_ULLRAM_BANK1499_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1499_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1500
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1500_DATA_W                                          32
#define RFC_ULLRAM_BANK1500_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1500_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1501
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1501_DATA_W                                          32
#define RFC_ULLRAM_BANK1501_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1501_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1502
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1502_DATA_W                                          32
#define RFC_ULLRAM_BANK1502_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1502_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1503
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1503_DATA_W                                          32
#define RFC_ULLRAM_BANK1503_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1503_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1504
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1504_DATA_W                                          32
#define RFC_ULLRAM_BANK1504_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1504_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1505
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1505_DATA_W                                          32
#define RFC_ULLRAM_BANK1505_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1505_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1506
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1506_DATA_W                                          32
#define RFC_ULLRAM_BANK1506_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1506_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1507
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1507_DATA_W                                          32
#define RFC_ULLRAM_BANK1507_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1507_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1508
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1508_DATA_W                                          32
#define RFC_ULLRAM_BANK1508_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1508_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1509
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1509_DATA_W                                          32
#define RFC_ULLRAM_BANK1509_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1509_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1510
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1510_DATA_W                                          32
#define RFC_ULLRAM_BANK1510_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1510_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1511
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1511_DATA_W                                          32
#define RFC_ULLRAM_BANK1511_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1511_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1512
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1512_DATA_W                                          32
#define RFC_ULLRAM_BANK1512_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1512_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1513
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1513_DATA_W                                          32
#define RFC_ULLRAM_BANK1513_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1513_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1514
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1514_DATA_W                                          32
#define RFC_ULLRAM_BANK1514_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1514_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1515
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1515_DATA_W                                          32
#define RFC_ULLRAM_BANK1515_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1515_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1516
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1516_DATA_W                                          32
#define RFC_ULLRAM_BANK1516_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1516_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1517
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1517_DATA_W                                          32
#define RFC_ULLRAM_BANK1517_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1517_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1518
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1518_DATA_W                                          32
#define RFC_ULLRAM_BANK1518_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1518_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1519
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1519_DATA_W                                          32
#define RFC_ULLRAM_BANK1519_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1519_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1520
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1520_DATA_W                                          32
#define RFC_ULLRAM_BANK1520_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1520_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1521
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1521_DATA_W                                          32
#define RFC_ULLRAM_BANK1521_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1521_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1522
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1522_DATA_W                                          32
#define RFC_ULLRAM_BANK1522_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1522_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1523
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1523_DATA_W                                          32
#define RFC_ULLRAM_BANK1523_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1523_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1524
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1524_DATA_W                                          32
#define RFC_ULLRAM_BANK1524_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1524_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1525
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1525_DATA_W                                          32
#define RFC_ULLRAM_BANK1525_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1525_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1526
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1526_DATA_W                                          32
#define RFC_ULLRAM_BANK1526_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1526_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1527
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1527_DATA_W                                          32
#define RFC_ULLRAM_BANK1527_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1527_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1528
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1528_DATA_W                                          32
#define RFC_ULLRAM_BANK1528_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1528_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1529
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1529_DATA_W                                          32
#define RFC_ULLRAM_BANK1529_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1529_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1530
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1530_DATA_W                                          32
#define RFC_ULLRAM_BANK1530_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1530_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1531
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1531_DATA_W                                          32
#define RFC_ULLRAM_BANK1531_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1531_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1532
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1532_DATA_W                                          32
#define RFC_ULLRAM_BANK1532_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1532_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1533
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1533_DATA_W                                          32
#define RFC_ULLRAM_BANK1533_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1533_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1534
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1534_DATA_W                                          32
#define RFC_ULLRAM_BANK1534_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1534_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1535
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1535_DATA_W                                          32
#define RFC_ULLRAM_BANK1535_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1535_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1536
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1536_DATA_W                                          32
#define RFC_ULLRAM_BANK1536_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1536_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1537
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1537_DATA_W                                          32
#define RFC_ULLRAM_BANK1537_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1537_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1538
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1538_DATA_W                                          32
#define RFC_ULLRAM_BANK1538_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1538_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1539
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1539_DATA_W                                          32
#define RFC_ULLRAM_BANK1539_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1539_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1540
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1540_DATA_W                                          32
#define RFC_ULLRAM_BANK1540_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1540_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1541
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1541_DATA_W                                          32
#define RFC_ULLRAM_BANK1541_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1541_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1542
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1542_DATA_W                                          32
#define RFC_ULLRAM_BANK1542_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1542_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1543
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1543_DATA_W                                          32
#define RFC_ULLRAM_BANK1543_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1543_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1544
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1544_DATA_W                                          32
#define RFC_ULLRAM_BANK1544_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1544_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1545
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1545_DATA_W                                          32
#define RFC_ULLRAM_BANK1545_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1545_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1546
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1546_DATA_W                                          32
#define RFC_ULLRAM_BANK1546_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1546_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1547
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1547_DATA_W                                          32
#define RFC_ULLRAM_BANK1547_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1547_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1548
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1548_DATA_W                                          32
#define RFC_ULLRAM_BANK1548_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1548_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1549
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1549_DATA_W                                          32
#define RFC_ULLRAM_BANK1549_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1549_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1550
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1550_DATA_W                                          32
#define RFC_ULLRAM_BANK1550_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1550_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1551
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1551_DATA_W                                          32
#define RFC_ULLRAM_BANK1551_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1551_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1552
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1552_DATA_W                                          32
#define RFC_ULLRAM_BANK1552_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1552_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1553
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1553_DATA_W                                          32
#define RFC_ULLRAM_BANK1553_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1553_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1554
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1554_DATA_W                                          32
#define RFC_ULLRAM_BANK1554_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1554_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1555
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1555_DATA_W                                          32
#define RFC_ULLRAM_BANK1555_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1555_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1556
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1556_DATA_W                                          32
#define RFC_ULLRAM_BANK1556_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1556_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1557
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1557_DATA_W                                          32
#define RFC_ULLRAM_BANK1557_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1557_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1558
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1558_DATA_W                                          32
#define RFC_ULLRAM_BANK1558_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1558_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1559
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1559_DATA_W                                          32
#define RFC_ULLRAM_BANK1559_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1559_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1560
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1560_DATA_W                                          32
#define RFC_ULLRAM_BANK1560_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1560_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1561
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1561_DATA_W                                          32
#define RFC_ULLRAM_BANK1561_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1561_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1562
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1562_DATA_W                                          32
#define RFC_ULLRAM_BANK1562_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1562_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1563
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1563_DATA_W                                          32
#define RFC_ULLRAM_BANK1563_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1563_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1564
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1564_DATA_W                                          32
#define RFC_ULLRAM_BANK1564_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1564_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1565
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1565_DATA_W                                          32
#define RFC_ULLRAM_BANK1565_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1565_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1566
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1566_DATA_W                                          32
#define RFC_ULLRAM_BANK1566_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1566_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1567
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1567_DATA_W                                          32
#define RFC_ULLRAM_BANK1567_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1567_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1568
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1568_DATA_W                                          32
#define RFC_ULLRAM_BANK1568_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1568_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1569
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1569_DATA_W                                          32
#define RFC_ULLRAM_BANK1569_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1569_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1570
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1570_DATA_W                                          32
#define RFC_ULLRAM_BANK1570_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1570_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1571
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1571_DATA_W                                          32
#define RFC_ULLRAM_BANK1571_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1571_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1572
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1572_DATA_W                                          32
#define RFC_ULLRAM_BANK1572_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1572_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1573
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1573_DATA_W                                          32
#define RFC_ULLRAM_BANK1573_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1573_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1574
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1574_DATA_W                                          32
#define RFC_ULLRAM_BANK1574_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1574_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1575
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1575_DATA_W                                          32
#define RFC_ULLRAM_BANK1575_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1575_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1576
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1576_DATA_W                                          32
#define RFC_ULLRAM_BANK1576_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1576_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1577
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1577_DATA_W                                          32
#define RFC_ULLRAM_BANK1577_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1577_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1578
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1578_DATA_W                                          32
#define RFC_ULLRAM_BANK1578_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1578_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1579
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1579_DATA_W                                          32
#define RFC_ULLRAM_BANK1579_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1579_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1580
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1580_DATA_W                                          32
#define RFC_ULLRAM_BANK1580_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1580_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1581
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1581_DATA_W                                          32
#define RFC_ULLRAM_BANK1581_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1581_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1582
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1582_DATA_W                                          32
#define RFC_ULLRAM_BANK1582_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1582_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1583
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1583_DATA_W                                          32
#define RFC_ULLRAM_BANK1583_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1583_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1584
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1584_DATA_W                                          32
#define RFC_ULLRAM_BANK1584_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1584_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1585
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1585_DATA_W                                          32
#define RFC_ULLRAM_BANK1585_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1585_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1586
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1586_DATA_W                                          32
#define RFC_ULLRAM_BANK1586_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1586_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1587
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1587_DATA_W                                          32
#define RFC_ULLRAM_BANK1587_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1587_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1588
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1588_DATA_W                                          32
#define RFC_ULLRAM_BANK1588_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1588_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1589
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1589_DATA_W                                          32
#define RFC_ULLRAM_BANK1589_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1589_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1590
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1590_DATA_W                                          32
#define RFC_ULLRAM_BANK1590_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1590_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1591
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1591_DATA_W                                          32
#define RFC_ULLRAM_BANK1591_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1591_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1592
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1592_DATA_W                                          32
#define RFC_ULLRAM_BANK1592_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1592_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1593
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1593_DATA_W                                          32
#define RFC_ULLRAM_BANK1593_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1593_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1594
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1594_DATA_W                                          32
#define RFC_ULLRAM_BANK1594_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1594_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1595
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1595_DATA_W                                          32
#define RFC_ULLRAM_BANK1595_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1595_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1596
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1596_DATA_W                                          32
#define RFC_ULLRAM_BANK1596_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1596_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1597
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1597_DATA_W                                          32
#define RFC_ULLRAM_BANK1597_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1597_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1598
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1598_DATA_W                                          32
#define RFC_ULLRAM_BANK1598_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1598_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1599
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1599_DATA_W                                          32
#define RFC_ULLRAM_BANK1599_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1599_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1600
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1600_DATA_W                                          32
#define RFC_ULLRAM_BANK1600_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1600_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1601
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1601_DATA_W                                          32
#define RFC_ULLRAM_BANK1601_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1601_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1602
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1602_DATA_W                                          32
#define RFC_ULLRAM_BANK1602_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1602_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1603
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1603_DATA_W                                          32
#define RFC_ULLRAM_BANK1603_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1603_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1604
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1604_DATA_W                                          32
#define RFC_ULLRAM_BANK1604_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1604_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1605
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1605_DATA_W                                          32
#define RFC_ULLRAM_BANK1605_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1605_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1606
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1606_DATA_W                                          32
#define RFC_ULLRAM_BANK1606_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1606_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1607
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1607_DATA_W                                          32
#define RFC_ULLRAM_BANK1607_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1607_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1608
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1608_DATA_W                                          32
#define RFC_ULLRAM_BANK1608_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1608_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1609
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1609_DATA_W                                          32
#define RFC_ULLRAM_BANK1609_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1609_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1610
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1610_DATA_W                                          32
#define RFC_ULLRAM_BANK1610_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1610_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1611
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1611_DATA_W                                          32
#define RFC_ULLRAM_BANK1611_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1611_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1612
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1612_DATA_W                                          32
#define RFC_ULLRAM_BANK1612_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1612_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1613
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1613_DATA_W                                          32
#define RFC_ULLRAM_BANK1613_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1613_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1614
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1614_DATA_W                                          32
#define RFC_ULLRAM_BANK1614_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1614_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1615
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1615_DATA_W                                          32
#define RFC_ULLRAM_BANK1615_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1615_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1616
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1616_DATA_W                                          32
#define RFC_ULLRAM_BANK1616_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1616_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1617
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1617_DATA_W                                          32
#define RFC_ULLRAM_BANK1617_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1617_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1618
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1618_DATA_W                                          32
#define RFC_ULLRAM_BANK1618_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1618_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1619
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1619_DATA_W                                          32
#define RFC_ULLRAM_BANK1619_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1619_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1620
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1620_DATA_W                                          32
#define RFC_ULLRAM_BANK1620_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1620_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1621
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1621_DATA_W                                          32
#define RFC_ULLRAM_BANK1621_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1621_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1622
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1622_DATA_W                                          32
#define RFC_ULLRAM_BANK1622_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1622_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1623
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1623_DATA_W                                          32
#define RFC_ULLRAM_BANK1623_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1623_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1624
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1624_DATA_W                                          32
#define RFC_ULLRAM_BANK1624_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1624_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1625
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1625_DATA_W                                          32
#define RFC_ULLRAM_BANK1625_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1625_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1626
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1626_DATA_W                                          32
#define RFC_ULLRAM_BANK1626_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1626_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1627
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1627_DATA_W                                          32
#define RFC_ULLRAM_BANK1627_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1627_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1628
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1628_DATA_W                                          32
#define RFC_ULLRAM_BANK1628_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1628_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1629
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1629_DATA_W                                          32
#define RFC_ULLRAM_BANK1629_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1629_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1630
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1630_DATA_W                                          32
#define RFC_ULLRAM_BANK1630_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1630_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1631
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1631_DATA_W                                          32
#define RFC_ULLRAM_BANK1631_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1631_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1632
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1632_DATA_W                                          32
#define RFC_ULLRAM_BANK1632_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1632_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1633
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1633_DATA_W                                          32
#define RFC_ULLRAM_BANK1633_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1633_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1634
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1634_DATA_W                                          32
#define RFC_ULLRAM_BANK1634_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1634_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1635
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1635_DATA_W                                          32
#define RFC_ULLRAM_BANK1635_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1635_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1636
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1636_DATA_W                                          32
#define RFC_ULLRAM_BANK1636_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1636_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1637
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1637_DATA_W                                          32
#define RFC_ULLRAM_BANK1637_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1637_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1638
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1638_DATA_W                                          32
#define RFC_ULLRAM_BANK1638_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1638_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1639
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1639_DATA_W                                          32
#define RFC_ULLRAM_BANK1639_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1639_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1640
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1640_DATA_W                                          32
#define RFC_ULLRAM_BANK1640_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1640_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1641
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1641_DATA_W                                          32
#define RFC_ULLRAM_BANK1641_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1641_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1642
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1642_DATA_W                                          32
#define RFC_ULLRAM_BANK1642_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1642_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1643
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1643_DATA_W                                          32
#define RFC_ULLRAM_BANK1643_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1643_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1644
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1644_DATA_W                                          32
#define RFC_ULLRAM_BANK1644_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1644_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1645
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1645_DATA_W                                          32
#define RFC_ULLRAM_BANK1645_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1645_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1646
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1646_DATA_W                                          32
#define RFC_ULLRAM_BANK1646_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1646_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1647
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1647_DATA_W                                          32
#define RFC_ULLRAM_BANK1647_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1647_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1648
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1648_DATA_W                                          32
#define RFC_ULLRAM_BANK1648_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1648_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1649
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1649_DATA_W                                          32
#define RFC_ULLRAM_BANK1649_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1649_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1650
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1650_DATA_W                                          32
#define RFC_ULLRAM_BANK1650_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1650_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1651
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1651_DATA_W                                          32
#define RFC_ULLRAM_BANK1651_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1651_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1652
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1652_DATA_W                                          32
#define RFC_ULLRAM_BANK1652_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1652_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1653
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1653_DATA_W                                          32
#define RFC_ULLRAM_BANK1653_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1653_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1654
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1654_DATA_W                                          32
#define RFC_ULLRAM_BANK1654_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1654_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1655
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1655_DATA_W                                          32
#define RFC_ULLRAM_BANK1655_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1655_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1656
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1656_DATA_W                                          32
#define RFC_ULLRAM_BANK1656_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1656_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1657
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1657_DATA_W                                          32
#define RFC_ULLRAM_BANK1657_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1657_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1658
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1658_DATA_W                                          32
#define RFC_ULLRAM_BANK1658_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1658_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1659
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1659_DATA_W                                          32
#define RFC_ULLRAM_BANK1659_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1659_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1660
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1660_DATA_W                                          32
#define RFC_ULLRAM_BANK1660_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1660_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1661
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1661_DATA_W                                          32
#define RFC_ULLRAM_BANK1661_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1661_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1662
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1662_DATA_W                                          32
#define RFC_ULLRAM_BANK1662_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1662_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1663
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1663_DATA_W                                          32
#define RFC_ULLRAM_BANK1663_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1663_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1664
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1664_DATA_W                                          32
#define RFC_ULLRAM_BANK1664_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1664_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1665
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1665_DATA_W                                          32
#define RFC_ULLRAM_BANK1665_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1665_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1666
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1666_DATA_W                                          32
#define RFC_ULLRAM_BANK1666_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1666_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1667
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1667_DATA_W                                          32
#define RFC_ULLRAM_BANK1667_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1667_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1668
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1668_DATA_W                                          32
#define RFC_ULLRAM_BANK1668_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1668_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1669
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1669_DATA_W                                          32
#define RFC_ULLRAM_BANK1669_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1669_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1670
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1670_DATA_W                                          32
#define RFC_ULLRAM_BANK1670_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1670_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1671
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1671_DATA_W                                          32
#define RFC_ULLRAM_BANK1671_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1671_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1672
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1672_DATA_W                                          32
#define RFC_ULLRAM_BANK1672_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1672_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1673
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1673_DATA_W                                          32
#define RFC_ULLRAM_BANK1673_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1673_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1674
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1674_DATA_W                                          32
#define RFC_ULLRAM_BANK1674_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1674_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1675
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1675_DATA_W                                          32
#define RFC_ULLRAM_BANK1675_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1675_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1676
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1676_DATA_W                                          32
#define RFC_ULLRAM_BANK1676_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1676_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1677
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1677_DATA_W                                          32
#define RFC_ULLRAM_BANK1677_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1677_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1678
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1678_DATA_W                                          32
#define RFC_ULLRAM_BANK1678_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1678_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1679
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1679_DATA_W                                          32
#define RFC_ULLRAM_BANK1679_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1679_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1680
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1680_DATA_W                                          32
#define RFC_ULLRAM_BANK1680_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1680_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1681
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1681_DATA_W                                          32
#define RFC_ULLRAM_BANK1681_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1681_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1682
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1682_DATA_W                                          32
#define RFC_ULLRAM_BANK1682_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1682_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1683
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1683_DATA_W                                          32
#define RFC_ULLRAM_BANK1683_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1683_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1684
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1684_DATA_W                                          32
#define RFC_ULLRAM_BANK1684_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1684_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1685
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1685_DATA_W                                          32
#define RFC_ULLRAM_BANK1685_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1685_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1686
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1686_DATA_W                                          32
#define RFC_ULLRAM_BANK1686_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1686_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1687
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1687_DATA_W                                          32
#define RFC_ULLRAM_BANK1687_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1687_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1688
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1688_DATA_W                                          32
#define RFC_ULLRAM_BANK1688_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1688_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1689
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1689_DATA_W                                          32
#define RFC_ULLRAM_BANK1689_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1689_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1690
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1690_DATA_W                                          32
#define RFC_ULLRAM_BANK1690_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1690_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1691
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1691_DATA_W                                          32
#define RFC_ULLRAM_BANK1691_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1691_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1692
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1692_DATA_W                                          32
#define RFC_ULLRAM_BANK1692_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1692_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1693
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1693_DATA_W                                          32
#define RFC_ULLRAM_BANK1693_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1693_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1694
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1694_DATA_W                                          32
#define RFC_ULLRAM_BANK1694_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1694_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1695
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1695_DATA_W                                          32
#define RFC_ULLRAM_BANK1695_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1695_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1696
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1696_DATA_W                                          32
#define RFC_ULLRAM_BANK1696_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1696_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1697
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1697_DATA_W                                          32
#define RFC_ULLRAM_BANK1697_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1697_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1698
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1698_DATA_W                                          32
#define RFC_ULLRAM_BANK1698_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1698_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1699
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1699_DATA_W                                          32
#define RFC_ULLRAM_BANK1699_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1699_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1700
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1700_DATA_W                                          32
#define RFC_ULLRAM_BANK1700_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1700_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1701
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1701_DATA_W                                          32
#define RFC_ULLRAM_BANK1701_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1701_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1702
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1702_DATA_W                                          32
#define RFC_ULLRAM_BANK1702_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1702_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1703
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1703_DATA_W                                          32
#define RFC_ULLRAM_BANK1703_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1703_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1704
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1704_DATA_W                                          32
#define RFC_ULLRAM_BANK1704_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1704_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1705
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1705_DATA_W                                          32
#define RFC_ULLRAM_BANK1705_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1705_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1706
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1706_DATA_W                                          32
#define RFC_ULLRAM_BANK1706_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1706_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1707
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1707_DATA_W                                          32
#define RFC_ULLRAM_BANK1707_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1707_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1708
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1708_DATA_W                                          32
#define RFC_ULLRAM_BANK1708_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1708_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1709
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1709_DATA_W                                          32
#define RFC_ULLRAM_BANK1709_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1709_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1710
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1710_DATA_W                                          32
#define RFC_ULLRAM_BANK1710_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1710_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1711
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1711_DATA_W                                          32
#define RFC_ULLRAM_BANK1711_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1711_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1712
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1712_DATA_W                                          32
#define RFC_ULLRAM_BANK1712_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1712_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1713
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1713_DATA_W                                          32
#define RFC_ULLRAM_BANK1713_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1713_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1714
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1714_DATA_W                                          32
#define RFC_ULLRAM_BANK1714_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1714_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1715
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1715_DATA_W                                          32
#define RFC_ULLRAM_BANK1715_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1715_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1716
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1716_DATA_W                                          32
#define RFC_ULLRAM_BANK1716_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1716_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1717
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1717_DATA_W                                          32
#define RFC_ULLRAM_BANK1717_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1717_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1718
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1718_DATA_W                                          32
#define RFC_ULLRAM_BANK1718_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1718_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1719
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1719_DATA_W                                          32
#define RFC_ULLRAM_BANK1719_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1719_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1720
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1720_DATA_W                                          32
#define RFC_ULLRAM_BANK1720_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1720_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1721
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1721_DATA_W                                          32
#define RFC_ULLRAM_BANK1721_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1721_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1722
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1722_DATA_W                                          32
#define RFC_ULLRAM_BANK1722_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1722_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1723
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1723_DATA_W                                          32
#define RFC_ULLRAM_BANK1723_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1723_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1724
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1724_DATA_W                                          32
#define RFC_ULLRAM_BANK1724_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1724_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1725
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1725_DATA_W                                          32
#define RFC_ULLRAM_BANK1725_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1725_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1726
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1726_DATA_W                                          32
#define RFC_ULLRAM_BANK1726_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1726_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1727
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1727_DATA_W                                          32
#define RFC_ULLRAM_BANK1727_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1727_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1728
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1728_DATA_W                                          32
#define RFC_ULLRAM_BANK1728_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1728_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1729
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1729_DATA_W                                          32
#define RFC_ULLRAM_BANK1729_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1729_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1730
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1730_DATA_W                                          32
#define RFC_ULLRAM_BANK1730_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1730_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1731
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1731_DATA_W                                          32
#define RFC_ULLRAM_BANK1731_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1731_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1732
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1732_DATA_W                                          32
#define RFC_ULLRAM_BANK1732_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1732_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1733
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1733_DATA_W                                          32
#define RFC_ULLRAM_BANK1733_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1733_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1734
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1734_DATA_W                                          32
#define RFC_ULLRAM_BANK1734_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1734_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1735
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1735_DATA_W                                          32
#define RFC_ULLRAM_BANK1735_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1735_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1736
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1736_DATA_W                                          32
#define RFC_ULLRAM_BANK1736_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1736_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1737
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1737_DATA_W                                          32
#define RFC_ULLRAM_BANK1737_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1737_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1738
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1738_DATA_W                                          32
#define RFC_ULLRAM_BANK1738_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1738_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1739
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1739_DATA_W                                          32
#define RFC_ULLRAM_BANK1739_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1739_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1740
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1740_DATA_W                                          32
#define RFC_ULLRAM_BANK1740_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1740_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1741
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1741_DATA_W                                          32
#define RFC_ULLRAM_BANK1741_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1741_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1742
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1742_DATA_W                                          32
#define RFC_ULLRAM_BANK1742_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1742_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1743
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1743_DATA_W                                          32
#define RFC_ULLRAM_BANK1743_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1743_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1744
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1744_DATA_W                                          32
#define RFC_ULLRAM_BANK1744_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1744_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1745
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1745_DATA_W                                          32
#define RFC_ULLRAM_BANK1745_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1745_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1746
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1746_DATA_W                                          32
#define RFC_ULLRAM_BANK1746_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1746_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1747
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1747_DATA_W                                          32
#define RFC_ULLRAM_BANK1747_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1747_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1748
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1748_DATA_W                                          32
#define RFC_ULLRAM_BANK1748_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1748_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1749
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1749_DATA_W                                          32
#define RFC_ULLRAM_BANK1749_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1749_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1750
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1750_DATA_W                                          32
#define RFC_ULLRAM_BANK1750_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1750_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1751
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1751_DATA_W                                          32
#define RFC_ULLRAM_BANK1751_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1751_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1752
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1752_DATA_W                                          32
#define RFC_ULLRAM_BANK1752_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1752_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1753
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1753_DATA_W                                          32
#define RFC_ULLRAM_BANK1753_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1753_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1754
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1754_DATA_W                                          32
#define RFC_ULLRAM_BANK1754_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1754_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1755
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1755_DATA_W                                          32
#define RFC_ULLRAM_BANK1755_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1755_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1756
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1756_DATA_W                                          32
#define RFC_ULLRAM_BANK1756_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1756_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1757
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1757_DATA_W                                          32
#define RFC_ULLRAM_BANK1757_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1757_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1758
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1758_DATA_W                                          32
#define RFC_ULLRAM_BANK1758_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1758_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1759
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1759_DATA_W                                          32
#define RFC_ULLRAM_BANK1759_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1759_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1760
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1760_DATA_W                                          32
#define RFC_ULLRAM_BANK1760_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1760_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1761
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1761_DATA_W                                          32
#define RFC_ULLRAM_BANK1761_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1761_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1762
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1762_DATA_W                                          32
#define RFC_ULLRAM_BANK1762_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1762_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1763
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1763_DATA_W                                          32
#define RFC_ULLRAM_BANK1763_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1763_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1764
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1764_DATA_W                                          32
#define RFC_ULLRAM_BANK1764_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1764_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1765
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1765_DATA_W                                          32
#define RFC_ULLRAM_BANK1765_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1765_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1766
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1766_DATA_W                                          32
#define RFC_ULLRAM_BANK1766_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1766_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1767
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1767_DATA_W                                          32
#define RFC_ULLRAM_BANK1767_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1767_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1768
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1768_DATA_W                                          32
#define RFC_ULLRAM_BANK1768_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1768_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1769
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1769_DATA_W                                          32
#define RFC_ULLRAM_BANK1769_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1769_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1770
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1770_DATA_W                                          32
#define RFC_ULLRAM_BANK1770_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1770_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1771
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1771_DATA_W                                          32
#define RFC_ULLRAM_BANK1771_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1771_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1772
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1772_DATA_W                                          32
#define RFC_ULLRAM_BANK1772_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1772_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1773
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1773_DATA_W                                          32
#define RFC_ULLRAM_BANK1773_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1773_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1774
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1774_DATA_W                                          32
#define RFC_ULLRAM_BANK1774_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1774_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1775
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1775_DATA_W                                          32
#define RFC_ULLRAM_BANK1775_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1775_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1776
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1776_DATA_W                                          32
#define RFC_ULLRAM_BANK1776_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1776_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1777
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1777_DATA_W                                          32
#define RFC_ULLRAM_BANK1777_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1777_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1778
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1778_DATA_W                                          32
#define RFC_ULLRAM_BANK1778_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1778_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1779
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1779_DATA_W                                          32
#define RFC_ULLRAM_BANK1779_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1779_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1780
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1780_DATA_W                                          32
#define RFC_ULLRAM_BANK1780_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1780_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1781
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1781_DATA_W                                          32
#define RFC_ULLRAM_BANK1781_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1781_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1782
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1782_DATA_W                                          32
#define RFC_ULLRAM_BANK1782_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1782_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1783
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1783_DATA_W                                          32
#define RFC_ULLRAM_BANK1783_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1783_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1784
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1784_DATA_W                                          32
#define RFC_ULLRAM_BANK1784_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1784_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1785
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1785_DATA_W                                          32
#define RFC_ULLRAM_BANK1785_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1785_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1786
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1786_DATA_W                                          32
#define RFC_ULLRAM_BANK1786_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1786_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1787
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1787_DATA_W                                          32
#define RFC_ULLRAM_BANK1787_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1787_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1788
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1788_DATA_W                                          32
#define RFC_ULLRAM_BANK1788_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1788_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1789
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1789_DATA_W                                          32
#define RFC_ULLRAM_BANK1789_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1789_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1790
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1790_DATA_W                                          32
#define RFC_ULLRAM_BANK1790_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1790_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1791
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1791_DATA_W                                          32
#define RFC_ULLRAM_BANK1791_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1791_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1792
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1792_DATA_W                                          32
#define RFC_ULLRAM_BANK1792_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1792_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1793
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1793_DATA_W                                          32
#define RFC_ULLRAM_BANK1793_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1793_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1794
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1794_DATA_W                                          32
#define RFC_ULLRAM_BANK1794_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1794_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1795
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1795_DATA_W                                          32
#define RFC_ULLRAM_BANK1795_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1795_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1796
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1796_DATA_W                                          32
#define RFC_ULLRAM_BANK1796_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1796_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1797
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1797_DATA_W                                          32
#define RFC_ULLRAM_BANK1797_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1797_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1798
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1798_DATA_W                                          32
#define RFC_ULLRAM_BANK1798_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1798_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1799
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1799_DATA_W                                          32
#define RFC_ULLRAM_BANK1799_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1799_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1800
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1800_DATA_W                                          32
#define RFC_ULLRAM_BANK1800_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1800_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1801
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1801_DATA_W                                          32
#define RFC_ULLRAM_BANK1801_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1801_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1802
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1802_DATA_W                                          32
#define RFC_ULLRAM_BANK1802_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1802_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1803
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1803_DATA_W                                          32
#define RFC_ULLRAM_BANK1803_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1803_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1804
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1804_DATA_W                                          32
#define RFC_ULLRAM_BANK1804_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1804_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1805
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1805_DATA_W                                          32
#define RFC_ULLRAM_BANK1805_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1805_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1806
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1806_DATA_W                                          32
#define RFC_ULLRAM_BANK1806_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1806_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1807
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1807_DATA_W                                          32
#define RFC_ULLRAM_BANK1807_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1807_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1808
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1808_DATA_W                                          32
#define RFC_ULLRAM_BANK1808_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1808_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1809
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1809_DATA_W                                          32
#define RFC_ULLRAM_BANK1809_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1809_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1810
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1810_DATA_W                                          32
#define RFC_ULLRAM_BANK1810_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1810_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1811
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1811_DATA_W                                          32
#define RFC_ULLRAM_BANK1811_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1811_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1812
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1812_DATA_W                                          32
#define RFC_ULLRAM_BANK1812_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1812_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1813
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1813_DATA_W                                          32
#define RFC_ULLRAM_BANK1813_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1813_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1814
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1814_DATA_W                                          32
#define RFC_ULLRAM_BANK1814_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1814_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1815
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1815_DATA_W                                          32
#define RFC_ULLRAM_BANK1815_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1815_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1816
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1816_DATA_W                                          32
#define RFC_ULLRAM_BANK1816_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1816_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1817
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1817_DATA_W                                          32
#define RFC_ULLRAM_BANK1817_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1817_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1818
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1818_DATA_W                                          32
#define RFC_ULLRAM_BANK1818_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1818_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1819
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1819_DATA_W                                          32
#define RFC_ULLRAM_BANK1819_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1819_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1820
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1820_DATA_W                                          32
#define RFC_ULLRAM_BANK1820_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1820_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1821
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1821_DATA_W                                          32
#define RFC_ULLRAM_BANK1821_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1821_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1822
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1822_DATA_W                                          32
#define RFC_ULLRAM_BANK1822_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1822_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1823
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1823_DATA_W                                          32
#define RFC_ULLRAM_BANK1823_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1823_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1824
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1824_DATA_W                                          32
#define RFC_ULLRAM_BANK1824_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1824_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1825
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1825_DATA_W                                          32
#define RFC_ULLRAM_BANK1825_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1825_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1826
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1826_DATA_W                                          32
#define RFC_ULLRAM_BANK1826_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1826_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1827
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1827_DATA_W                                          32
#define RFC_ULLRAM_BANK1827_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1827_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1828
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1828_DATA_W                                          32
#define RFC_ULLRAM_BANK1828_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1828_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1829
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1829_DATA_W                                          32
#define RFC_ULLRAM_BANK1829_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1829_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1830
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1830_DATA_W                                          32
#define RFC_ULLRAM_BANK1830_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1830_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1831
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1831_DATA_W                                          32
#define RFC_ULLRAM_BANK1831_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1831_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1832
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1832_DATA_W                                          32
#define RFC_ULLRAM_BANK1832_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1832_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1833
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1833_DATA_W                                          32
#define RFC_ULLRAM_BANK1833_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1833_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1834
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1834_DATA_W                                          32
#define RFC_ULLRAM_BANK1834_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1834_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1835
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1835_DATA_W                                          32
#define RFC_ULLRAM_BANK1835_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1835_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1836
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1836_DATA_W                                          32
#define RFC_ULLRAM_BANK1836_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1836_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1837
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1837_DATA_W                                          32
#define RFC_ULLRAM_BANK1837_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1837_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1838
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1838_DATA_W                                          32
#define RFC_ULLRAM_BANK1838_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1838_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1839
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1839_DATA_W                                          32
#define RFC_ULLRAM_BANK1839_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1839_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1840
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1840_DATA_W                                          32
#define RFC_ULLRAM_BANK1840_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1840_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1841
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1841_DATA_W                                          32
#define RFC_ULLRAM_BANK1841_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1841_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1842
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1842_DATA_W                                          32
#define RFC_ULLRAM_BANK1842_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1842_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1843
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1843_DATA_W                                          32
#define RFC_ULLRAM_BANK1843_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1843_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1844
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1844_DATA_W                                          32
#define RFC_ULLRAM_BANK1844_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1844_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1845
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1845_DATA_W                                          32
#define RFC_ULLRAM_BANK1845_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1845_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1846
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1846_DATA_W                                          32
#define RFC_ULLRAM_BANK1846_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1846_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1847
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1847_DATA_W                                          32
#define RFC_ULLRAM_BANK1847_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1847_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1848
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1848_DATA_W                                          32
#define RFC_ULLRAM_BANK1848_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1848_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1849
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1849_DATA_W                                          32
#define RFC_ULLRAM_BANK1849_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1849_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1850
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1850_DATA_W                                          32
#define RFC_ULLRAM_BANK1850_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1850_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1851
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1851_DATA_W                                          32
#define RFC_ULLRAM_BANK1851_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1851_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1852
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1852_DATA_W                                          32
#define RFC_ULLRAM_BANK1852_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1852_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1853
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1853_DATA_W                                          32
#define RFC_ULLRAM_BANK1853_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1853_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1854
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1854_DATA_W                                          32
#define RFC_ULLRAM_BANK1854_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1854_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1855
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1855_DATA_W                                          32
#define RFC_ULLRAM_BANK1855_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1855_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1856
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1856_DATA_W                                          32
#define RFC_ULLRAM_BANK1856_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1856_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1857
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1857_DATA_W                                          32
#define RFC_ULLRAM_BANK1857_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1857_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1858
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1858_DATA_W                                          32
#define RFC_ULLRAM_BANK1858_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1858_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1859
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1859_DATA_W                                          32
#define RFC_ULLRAM_BANK1859_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1859_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1860
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1860_DATA_W                                          32
#define RFC_ULLRAM_BANK1860_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1860_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1861
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1861_DATA_W                                          32
#define RFC_ULLRAM_BANK1861_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1861_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1862
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1862_DATA_W                                          32
#define RFC_ULLRAM_BANK1862_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1862_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1863
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1863_DATA_W                                          32
#define RFC_ULLRAM_BANK1863_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1863_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1864
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1864_DATA_W                                          32
#define RFC_ULLRAM_BANK1864_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1864_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1865
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1865_DATA_W                                          32
#define RFC_ULLRAM_BANK1865_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1865_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1866
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1866_DATA_W                                          32
#define RFC_ULLRAM_BANK1866_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1866_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1867
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1867_DATA_W                                          32
#define RFC_ULLRAM_BANK1867_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1867_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1868
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1868_DATA_W                                          32
#define RFC_ULLRAM_BANK1868_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1868_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1869
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1869_DATA_W                                          32
#define RFC_ULLRAM_BANK1869_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1869_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1870
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1870_DATA_W                                          32
#define RFC_ULLRAM_BANK1870_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1870_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1871
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1871_DATA_W                                          32
#define RFC_ULLRAM_BANK1871_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1871_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1872
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1872_DATA_W                                          32
#define RFC_ULLRAM_BANK1872_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1872_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1873
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1873_DATA_W                                          32
#define RFC_ULLRAM_BANK1873_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1873_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1874
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1874_DATA_W                                          32
#define RFC_ULLRAM_BANK1874_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1874_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1875
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1875_DATA_W                                          32
#define RFC_ULLRAM_BANK1875_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1875_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1876
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1876_DATA_W                                          32
#define RFC_ULLRAM_BANK1876_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1876_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1877
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1877_DATA_W                                          32
#define RFC_ULLRAM_BANK1877_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1877_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1878
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1878_DATA_W                                          32
#define RFC_ULLRAM_BANK1878_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1878_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1879
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1879_DATA_W                                          32
#define RFC_ULLRAM_BANK1879_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1879_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1880
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1880_DATA_W                                          32
#define RFC_ULLRAM_BANK1880_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1880_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1881
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1881_DATA_W                                          32
#define RFC_ULLRAM_BANK1881_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1881_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1882
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1882_DATA_W                                          32
#define RFC_ULLRAM_BANK1882_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1882_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1883
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1883_DATA_W                                          32
#define RFC_ULLRAM_BANK1883_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1883_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1884
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1884_DATA_W                                          32
#define RFC_ULLRAM_BANK1884_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1884_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1885
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1885_DATA_W                                          32
#define RFC_ULLRAM_BANK1885_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1885_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1886
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1886_DATA_W                                          32
#define RFC_ULLRAM_BANK1886_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1886_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1887
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1887_DATA_W                                          32
#define RFC_ULLRAM_BANK1887_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1887_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1888
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1888_DATA_W                                          32
#define RFC_ULLRAM_BANK1888_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1888_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1889
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1889_DATA_W                                          32
#define RFC_ULLRAM_BANK1889_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1889_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1890
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1890_DATA_W                                          32
#define RFC_ULLRAM_BANK1890_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1890_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1891
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1891_DATA_W                                          32
#define RFC_ULLRAM_BANK1891_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1891_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1892
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1892_DATA_W                                          32
#define RFC_ULLRAM_BANK1892_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1892_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1893
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1893_DATA_W                                          32
#define RFC_ULLRAM_BANK1893_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1893_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1894
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1894_DATA_W                                          32
#define RFC_ULLRAM_BANK1894_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1894_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1895
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1895_DATA_W                                          32
#define RFC_ULLRAM_BANK1895_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1895_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1896
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1896_DATA_W                                          32
#define RFC_ULLRAM_BANK1896_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1896_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1897
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1897_DATA_W                                          32
#define RFC_ULLRAM_BANK1897_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1897_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1898
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1898_DATA_W                                          32
#define RFC_ULLRAM_BANK1898_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1898_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1899
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1899_DATA_W                                          32
#define RFC_ULLRAM_BANK1899_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1899_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1900
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1900_DATA_W                                          32
#define RFC_ULLRAM_BANK1900_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1900_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1901
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1901_DATA_W                                          32
#define RFC_ULLRAM_BANK1901_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1901_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1902
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1902_DATA_W                                          32
#define RFC_ULLRAM_BANK1902_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1902_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1903
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1903_DATA_W                                          32
#define RFC_ULLRAM_BANK1903_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1903_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1904
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1904_DATA_W                                          32
#define RFC_ULLRAM_BANK1904_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1904_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1905
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1905_DATA_W                                          32
#define RFC_ULLRAM_BANK1905_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1905_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1906
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1906_DATA_W                                          32
#define RFC_ULLRAM_BANK1906_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1906_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1907
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1907_DATA_W                                          32
#define RFC_ULLRAM_BANK1907_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1907_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1908
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1908_DATA_W                                          32
#define RFC_ULLRAM_BANK1908_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1908_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1909
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1909_DATA_W                                          32
#define RFC_ULLRAM_BANK1909_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1909_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1910
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1910_DATA_W                                          32
#define RFC_ULLRAM_BANK1910_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1910_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1911
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1911_DATA_W                                          32
#define RFC_ULLRAM_BANK1911_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1911_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1912
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1912_DATA_W                                          32
#define RFC_ULLRAM_BANK1912_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1912_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1913
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1913_DATA_W                                          32
#define RFC_ULLRAM_BANK1913_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1913_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1914
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1914_DATA_W                                          32
#define RFC_ULLRAM_BANK1914_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1914_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1915
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1915_DATA_W                                          32
#define RFC_ULLRAM_BANK1915_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1915_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1916
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1916_DATA_W                                          32
#define RFC_ULLRAM_BANK1916_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1916_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1917
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1917_DATA_W                                          32
#define RFC_ULLRAM_BANK1917_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1917_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1918
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1918_DATA_W                                          32
#define RFC_ULLRAM_BANK1918_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1918_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1919
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1919_DATA_W                                          32
#define RFC_ULLRAM_BANK1919_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1919_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1920
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1920_DATA_W                                          32
#define RFC_ULLRAM_BANK1920_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1920_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1921
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1921_DATA_W                                          32
#define RFC_ULLRAM_BANK1921_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1921_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1922
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1922_DATA_W                                          32
#define RFC_ULLRAM_BANK1922_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1922_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1923
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1923_DATA_W                                          32
#define RFC_ULLRAM_BANK1923_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1923_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1924
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1924_DATA_W                                          32
#define RFC_ULLRAM_BANK1924_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1924_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1925
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1925_DATA_W                                          32
#define RFC_ULLRAM_BANK1925_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1925_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1926
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1926_DATA_W                                          32
#define RFC_ULLRAM_BANK1926_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1926_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1927
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1927_DATA_W                                          32
#define RFC_ULLRAM_BANK1927_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1927_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1928
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1928_DATA_W                                          32
#define RFC_ULLRAM_BANK1928_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1928_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1929
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1929_DATA_W                                          32
#define RFC_ULLRAM_BANK1929_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1929_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1930
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1930_DATA_W                                          32
#define RFC_ULLRAM_BANK1930_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1930_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1931
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1931_DATA_W                                          32
#define RFC_ULLRAM_BANK1931_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1931_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1932
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1932_DATA_W                                          32
#define RFC_ULLRAM_BANK1932_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1932_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1933
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1933_DATA_W                                          32
#define RFC_ULLRAM_BANK1933_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1933_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1934
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1934_DATA_W                                          32
#define RFC_ULLRAM_BANK1934_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1934_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1935
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1935_DATA_W                                          32
#define RFC_ULLRAM_BANK1935_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1935_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1936
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1936_DATA_W                                          32
#define RFC_ULLRAM_BANK1936_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1936_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1937
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1937_DATA_W                                          32
#define RFC_ULLRAM_BANK1937_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1937_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1938
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1938_DATA_W                                          32
#define RFC_ULLRAM_BANK1938_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1938_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1939
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1939_DATA_W                                          32
#define RFC_ULLRAM_BANK1939_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1939_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1940
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1940_DATA_W                                          32
#define RFC_ULLRAM_BANK1940_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1940_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1941
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1941_DATA_W                                          32
#define RFC_ULLRAM_BANK1941_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1941_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1942
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1942_DATA_W                                          32
#define RFC_ULLRAM_BANK1942_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1942_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1943
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1943_DATA_W                                          32
#define RFC_ULLRAM_BANK1943_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1943_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1944
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1944_DATA_W                                          32
#define RFC_ULLRAM_BANK1944_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1944_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1945
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1945_DATA_W                                          32
#define RFC_ULLRAM_BANK1945_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1945_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1946
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1946_DATA_W                                          32
#define RFC_ULLRAM_BANK1946_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1946_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1947
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1947_DATA_W                                          32
#define RFC_ULLRAM_BANK1947_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1947_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1948
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1948_DATA_W                                          32
#define RFC_ULLRAM_BANK1948_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1948_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1949
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1949_DATA_W                                          32
#define RFC_ULLRAM_BANK1949_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1949_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1950
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1950_DATA_W                                          32
#define RFC_ULLRAM_BANK1950_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1950_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1951
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1951_DATA_W                                          32
#define RFC_ULLRAM_BANK1951_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1951_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1952
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1952_DATA_W                                          32
#define RFC_ULLRAM_BANK1952_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1952_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1953
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1953_DATA_W                                          32
#define RFC_ULLRAM_BANK1953_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1953_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1954
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1954_DATA_W                                          32
#define RFC_ULLRAM_BANK1954_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1954_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1955
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1955_DATA_W                                          32
#define RFC_ULLRAM_BANK1955_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1955_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1956
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1956_DATA_W                                          32
#define RFC_ULLRAM_BANK1956_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1956_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1957
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1957_DATA_W                                          32
#define RFC_ULLRAM_BANK1957_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1957_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1958
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1958_DATA_W                                          32
#define RFC_ULLRAM_BANK1958_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1958_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1959
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1959_DATA_W                                          32
#define RFC_ULLRAM_BANK1959_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1959_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1960
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1960_DATA_W                                          32
#define RFC_ULLRAM_BANK1960_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1960_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1961
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1961_DATA_W                                          32
#define RFC_ULLRAM_BANK1961_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1961_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1962
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1962_DATA_W                                          32
#define RFC_ULLRAM_BANK1962_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1962_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1963
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1963_DATA_W                                          32
#define RFC_ULLRAM_BANK1963_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1963_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1964
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1964_DATA_W                                          32
#define RFC_ULLRAM_BANK1964_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1964_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1965
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1965_DATA_W                                          32
#define RFC_ULLRAM_BANK1965_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1965_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1966
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1966_DATA_W                                          32
#define RFC_ULLRAM_BANK1966_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1966_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1967
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1967_DATA_W                                          32
#define RFC_ULLRAM_BANK1967_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1967_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1968
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1968_DATA_W                                          32
#define RFC_ULLRAM_BANK1968_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1968_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1969
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1969_DATA_W                                          32
#define RFC_ULLRAM_BANK1969_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1969_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1970
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1970_DATA_W                                          32
#define RFC_ULLRAM_BANK1970_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1970_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1971
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1971_DATA_W                                          32
#define RFC_ULLRAM_BANK1971_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1971_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1972
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1972_DATA_W                                          32
#define RFC_ULLRAM_BANK1972_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1972_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1973
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1973_DATA_W                                          32
#define RFC_ULLRAM_BANK1973_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1973_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1974
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1974_DATA_W                                          32
#define RFC_ULLRAM_BANK1974_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1974_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1975
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1975_DATA_W                                          32
#define RFC_ULLRAM_BANK1975_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1975_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1976
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1976_DATA_W                                          32
#define RFC_ULLRAM_BANK1976_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1976_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1977
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1977_DATA_W                                          32
#define RFC_ULLRAM_BANK1977_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1977_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1978
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1978_DATA_W                                          32
#define RFC_ULLRAM_BANK1978_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1978_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1979
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1979_DATA_W                                          32
#define RFC_ULLRAM_BANK1979_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1979_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1980
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1980_DATA_W                                          32
#define RFC_ULLRAM_BANK1980_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1980_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1981
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1981_DATA_W                                          32
#define RFC_ULLRAM_BANK1981_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1981_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1982
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1982_DATA_W                                          32
#define RFC_ULLRAM_BANK1982_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1982_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1983
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1983_DATA_W                                          32
#define RFC_ULLRAM_BANK1983_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1983_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1984
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1984_DATA_W                                          32
#define RFC_ULLRAM_BANK1984_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1984_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1985
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1985_DATA_W                                          32
#define RFC_ULLRAM_BANK1985_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1985_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1986
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1986_DATA_W                                          32
#define RFC_ULLRAM_BANK1986_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1986_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1987
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1987_DATA_W                                          32
#define RFC_ULLRAM_BANK1987_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1987_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1988
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1988_DATA_W                                          32
#define RFC_ULLRAM_BANK1988_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1988_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1989
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1989_DATA_W                                          32
#define RFC_ULLRAM_BANK1989_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1989_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1990
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1990_DATA_W                                          32
#define RFC_ULLRAM_BANK1990_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1990_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1991
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1991_DATA_W                                          32
#define RFC_ULLRAM_BANK1991_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1991_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1992
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1992_DATA_W                                          32
#define RFC_ULLRAM_BANK1992_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1992_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1993
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1993_DATA_W                                          32
#define RFC_ULLRAM_BANK1993_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1993_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1994
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1994_DATA_W                                          32
#define RFC_ULLRAM_BANK1994_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1994_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1995
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1995_DATA_W                                          32
#define RFC_ULLRAM_BANK1995_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1995_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1996
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1996_DATA_W                                          32
#define RFC_ULLRAM_BANK1996_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1996_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1997
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1997_DATA_W                                          32
#define RFC_ULLRAM_BANK1997_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1997_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1998
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1998_DATA_W                                          32
#define RFC_ULLRAM_BANK1998_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1998_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK1999
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK1999_DATA_W                                          32
#define RFC_ULLRAM_BANK1999_DATA_M                                  0xFFFFFFFF
#define RFC_ULLRAM_BANK1999_DATA_S                                           0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11000
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11000_DATA_W                                         32
#define RFC_ULLRAM_BANK11000_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11000_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11001
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11001_DATA_W                                         32
#define RFC_ULLRAM_BANK11001_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11001_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11002
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11002_DATA_W                                         32
#define RFC_ULLRAM_BANK11002_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11002_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11003
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11003_DATA_W                                         32
#define RFC_ULLRAM_BANK11003_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11003_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11004
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11004_DATA_W                                         32
#define RFC_ULLRAM_BANK11004_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11004_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11005
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11005_DATA_W                                         32
#define RFC_ULLRAM_BANK11005_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11005_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11006
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11006_DATA_W                                         32
#define RFC_ULLRAM_BANK11006_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11006_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11007
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11007_DATA_W                                         32
#define RFC_ULLRAM_BANK11007_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11007_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11008
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11008_DATA_W                                         32
#define RFC_ULLRAM_BANK11008_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11008_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11009
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11009_DATA_W                                         32
#define RFC_ULLRAM_BANK11009_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11009_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11010
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11010_DATA_W                                         32
#define RFC_ULLRAM_BANK11010_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11010_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11011
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11011_DATA_W                                         32
#define RFC_ULLRAM_BANK11011_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11011_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11012
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11012_DATA_W                                         32
#define RFC_ULLRAM_BANK11012_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11012_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11013
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11013_DATA_W                                         32
#define RFC_ULLRAM_BANK11013_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11013_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11014
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11014_DATA_W                                         32
#define RFC_ULLRAM_BANK11014_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11014_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11015
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11015_DATA_W                                         32
#define RFC_ULLRAM_BANK11015_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11015_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11016
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11016_DATA_W                                         32
#define RFC_ULLRAM_BANK11016_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11016_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11017
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11017_DATA_W                                         32
#define RFC_ULLRAM_BANK11017_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11017_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11018
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11018_DATA_W                                         32
#define RFC_ULLRAM_BANK11018_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11018_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11019
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11019_DATA_W                                         32
#define RFC_ULLRAM_BANK11019_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11019_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11020
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11020_DATA_W                                         32
#define RFC_ULLRAM_BANK11020_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11020_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11021
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11021_DATA_W                                         32
#define RFC_ULLRAM_BANK11021_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11021_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11022
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11022_DATA_W                                         32
#define RFC_ULLRAM_BANK11022_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11022_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11023
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11023_DATA_W                                         32
#define RFC_ULLRAM_BANK11023_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11023_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11024
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11024_DATA_W                                         32
#define RFC_ULLRAM_BANK11024_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11024_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11025
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11025_DATA_W                                         32
#define RFC_ULLRAM_BANK11025_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11025_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11026
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11026_DATA_W                                         32
#define RFC_ULLRAM_BANK11026_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11026_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11027
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11027_DATA_W                                         32
#define RFC_ULLRAM_BANK11027_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11027_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11028
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11028_DATA_W                                         32
#define RFC_ULLRAM_BANK11028_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11028_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11029
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11029_DATA_W                                         32
#define RFC_ULLRAM_BANK11029_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11029_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11030
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11030_DATA_W                                         32
#define RFC_ULLRAM_BANK11030_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11030_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11031
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11031_DATA_W                                         32
#define RFC_ULLRAM_BANK11031_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11031_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11032
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11032_DATA_W                                         32
#define RFC_ULLRAM_BANK11032_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11032_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11033
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11033_DATA_W                                         32
#define RFC_ULLRAM_BANK11033_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11033_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11034
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11034_DATA_W                                         32
#define RFC_ULLRAM_BANK11034_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11034_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11035
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11035_DATA_W                                         32
#define RFC_ULLRAM_BANK11035_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11035_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11036
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11036_DATA_W                                         32
#define RFC_ULLRAM_BANK11036_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11036_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11037
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11037_DATA_W                                         32
#define RFC_ULLRAM_BANK11037_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11037_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11038
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11038_DATA_W                                         32
#define RFC_ULLRAM_BANK11038_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11038_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11039
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11039_DATA_W                                         32
#define RFC_ULLRAM_BANK11039_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11039_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11040
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11040_DATA_W                                         32
#define RFC_ULLRAM_BANK11040_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11040_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11041
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11041_DATA_W                                         32
#define RFC_ULLRAM_BANK11041_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11041_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11042
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11042_DATA_W                                         32
#define RFC_ULLRAM_BANK11042_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11042_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11043
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11043_DATA_W                                         32
#define RFC_ULLRAM_BANK11043_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11043_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11044
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11044_DATA_W                                         32
#define RFC_ULLRAM_BANK11044_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11044_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11045
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11045_DATA_W                                         32
#define RFC_ULLRAM_BANK11045_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11045_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11046
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11046_DATA_W                                         32
#define RFC_ULLRAM_BANK11046_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11046_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11047
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11047_DATA_W                                         32
#define RFC_ULLRAM_BANK11047_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11047_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11048
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11048_DATA_W                                         32
#define RFC_ULLRAM_BANK11048_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11048_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11049
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11049_DATA_W                                         32
#define RFC_ULLRAM_BANK11049_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11049_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11050
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11050_DATA_W                                         32
#define RFC_ULLRAM_BANK11050_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11050_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11051
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11051_DATA_W                                         32
#define RFC_ULLRAM_BANK11051_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11051_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11052
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11052_DATA_W                                         32
#define RFC_ULLRAM_BANK11052_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11052_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11053
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11053_DATA_W                                         32
#define RFC_ULLRAM_BANK11053_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11053_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11054
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11054_DATA_W                                         32
#define RFC_ULLRAM_BANK11054_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11054_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11055
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11055_DATA_W                                         32
#define RFC_ULLRAM_BANK11055_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11055_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11056
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11056_DATA_W                                         32
#define RFC_ULLRAM_BANK11056_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11056_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11057
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11057_DATA_W                                         32
#define RFC_ULLRAM_BANK11057_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11057_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11058
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11058_DATA_W                                         32
#define RFC_ULLRAM_BANK11058_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11058_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11059
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11059_DATA_W                                         32
#define RFC_ULLRAM_BANK11059_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11059_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11060
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11060_DATA_W                                         32
#define RFC_ULLRAM_BANK11060_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11060_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11061
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11061_DATA_W                                         32
#define RFC_ULLRAM_BANK11061_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11061_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11062
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11062_DATA_W                                         32
#define RFC_ULLRAM_BANK11062_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11062_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11063
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11063_DATA_W                                         32
#define RFC_ULLRAM_BANK11063_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11063_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11064
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11064_DATA_W                                         32
#define RFC_ULLRAM_BANK11064_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11064_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11065
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11065_DATA_W                                         32
#define RFC_ULLRAM_BANK11065_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11065_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11066
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11066_DATA_W                                         32
#define RFC_ULLRAM_BANK11066_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11066_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11067
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11067_DATA_W                                         32
#define RFC_ULLRAM_BANK11067_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11067_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11068
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11068_DATA_W                                         32
#define RFC_ULLRAM_BANK11068_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11068_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11069
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11069_DATA_W                                         32
#define RFC_ULLRAM_BANK11069_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11069_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11070
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11070_DATA_W                                         32
#define RFC_ULLRAM_BANK11070_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11070_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11071
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11071_DATA_W                                         32
#define RFC_ULLRAM_BANK11071_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11071_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11072
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11072_DATA_W                                         32
#define RFC_ULLRAM_BANK11072_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11072_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11073
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11073_DATA_W                                         32
#define RFC_ULLRAM_BANK11073_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11073_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11074
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11074_DATA_W                                         32
#define RFC_ULLRAM_BANK11074_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11074_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11075
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11075_DATA_W                                         32
#define RFC_ULLRAM_BANK11075_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11075_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11076
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11076_DATA_W                                         32
#define RFC_ULLRAM_BANK11076_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11076_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11077
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11077_DATA_W                                         32
#define RFC_ULLRAM_BANK11077_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11077_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11078
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11078_DATA_W                                         32
#define RFC_ULLRAM_BANK11078_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11078_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11079
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11079_DATA_W                                         32
#define RFC_ULLRAM_BANK11079_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11079_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11080
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11080_DATA_W                                         32
#define RFC_ULLRAM_BANK11080_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11080_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11081
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11081_DATA_W                                         32
#define RFC_ULLRAM_BANK11081_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11081_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11082
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11082_DATA_W                                         32
#define RFC_ULLRAM_BANK11082_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11082_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11083
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11083_DATA_W                                         32
#define RFC_ULLRAM_BANK11083_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11083_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11084
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11084_DATA_W                                         32
#define RFC_ULLRAM_BANK11084_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11084_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11085
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11085_DATA_W                                         32
#define RFC_ULLRAM_BANK11085_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11085_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11086
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11086_DATA_W                                         32
#define RFC_ULLRAM_BANK11086_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11086_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11087
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11087_DATA_W                                         32
#define RFC_ULLRAM_BANK11087_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11087_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11088
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11088_DATA_W                                         32
#define RFC_ULLRAM_BANK11088_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11088_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11089
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11089_DATA_W                                         32
#define RFC_ULLRAM_BANK11089_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11089_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11090
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11090_DATA_W                                         32
#define RFC_ULLRAM_BANK11090_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11090_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11091
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11091_DATA_W                                         32
#define RFC_ULLRAM_BANK11091_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11091_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11092
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11092_DATA_W                                         32
#define RFC_ULLRAM_BANK11092_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11092_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11093
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11093_DATA_W                                         32
#define RFC_ULLRAM_BANK11093_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11093_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11094
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11094_DATA_W                                         32
#define RFC_ULLRAM_BANK11094_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11094_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11095
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11095_DATA_W                                         32
#define RFC_ULLRAM_BANK11095_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11095_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11096
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11096_DATA_W                                         32
#define RFC_ULLRAM_BANK11096_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11096_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11097
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11097_DATA_W                                         32
#define RFC_ULLRAM_BANK11097_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11097_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11098
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11098_DATA_W                                         32
#define RFC_ULLRAM_BANK11098_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11098_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11099
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11099_DATA_W                                         32
#define RFC_ULLRAM_BANK11099_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11099_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11100
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11100_DATA_W                                         32
#define RFC_ULLRAM_BANK11100_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11100_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11101
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11101_DATA_W                                         32
#define RFC_ULLRAM_BANK11101_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11101_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11102
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11102_DATA_W                                         32
#define RFC_ULLRAM_BANK11102_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11102_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11103
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11103_DATA_W                                         32
#define RFC_ULLRAM_BANK11103_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11103_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11104
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11104_DATA_W                                         32
#define RFC_ULLRAM_BANK11104_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11104_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11105
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11105_DATA_W                                         32
#define RFC_ULLRAM_BANK11105_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11105_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11106
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11106_DATA_W                                         32
#define RFC_ULLRAM_BANK11106_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11106_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11107
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11107_DATA_W                                         32
#define RFC_ULLRAM_BANK11107_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11107_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11108
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11108_DATA_W                                         32
#define RFC_ULLRAM_BANK11108_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11108_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11109
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11109_DATA_W                                         32
#define RFC_ULLRAM_BANK11109_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11109_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11110
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11110_DATA_W                                         32
#define RFC_ULLRAM_BANK11110_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11110_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11111
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11111_DATA_W                                         32
#define RFC_ULLRAM_BANK11111_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11111_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11112
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11112_DATA_W                                         32
#define RFC_ULLRAM_BANK11112_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11112_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11113
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11113_DATA_W                                         32
#define RFC_ULLRAM_BANK11113_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11113_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11114
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11114_DATA_W                                         32
#define RFC_ULLRAM_BANK11114_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11114_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11115
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11115_DATA_W                                         32
#define RFC_ULLRAM_BANK11115_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11115_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11116
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11116_DATA_W                                         32
#define RFC_ULLRAM_BANK11116_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11116_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11117
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11117_DATA_W                                         32
#define RFC_ULLRAM_BANK11117_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11117_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11118
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11118_DATA_W                                         32
#define RFC_ULLRAM_BANK11118_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11118_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11119
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11119_DATA_W                                         32
#define RFC_ULLRAM_BANK11119_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11119_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11120
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11120_DATA_W                                         32
#define RFC_ULLRAM_BANK11120_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11120_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11121
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11121_DATA_W                                         32
#define RFC_ULLRAM_BANK11121_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11121_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11122
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11122_DATA_W                                         32
#define RFC_ULLRAM_BANK11122_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11122_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11123
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11123_DATA_W                                         32
#define RFC_ULLRAM_BANK11123_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11123_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11124
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11124_DATA_W                                         32
#define RFC_ULLRAM_BANK11124_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11124_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11125
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11125_DATA_W                                         32
#define RFC_ULLRAM_BANK11125_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11125_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11126
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11126_DATA_W                                         32
#define RFC_ULLRAM_BANK11126_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11126_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11127
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11127_DATA_W                                         32
#define RFC_ULLRAM_BANK11127_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11127_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11128
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11128_DATA_W                                         32
#define RFC_ULLRAM_BANK11128_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11128_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11129
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11129_DATA_W                                         32
#define RFC_ULLRAM_BANK11129_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11129_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11130
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11130_DATA_W                                         32
#define RFC_ULLRAM_BANK11130_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11130_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11131
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11131_DATA_W                                         32
#define RFC_ULLRAM_BANK11131_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11131_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11132
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11132_DATA_W                                         32
#define RFC_ULLRAM_BANK11132_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11132_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11133
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11133_DATA_W                                         32
#define RFC_ULLRAM_BANK11133_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11133_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11134
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11134_DATA_W                                         32
#define RFC_ULLRAM_BANK11134_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11134_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11135
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11135_DATA_W                                         32
#define RFC_ULLRAM_BANK11135_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11135_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11136
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11136_DATA_W                                         32
#define RFC_ULLRAM_BANK11136_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11136_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11137
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11137_DATA_W                                         32
#define RFC_ULLRAM_BANK11137_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11137_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11138
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11138_DATA_W                                         32
#define RFC_ULLRAM_BANK11138_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11138_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11139
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11139_DATA_W                                         32
#define RFC_ULLRAM_BANK11139_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11139_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11140
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11140_DATA_W                                         32
#define RFC_ULLRAM_BANK11140_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11140_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11141
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11141_DATA_W                                         32
#define RFC_ULLRAM_BANK11141_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11141_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11142
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11142_DATA_W                                         32
#define RFC_ULLRAM_BANK11142_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11142_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11143
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11143_DATA_W                                         32
#define RFC_ULLRAM_BANK11143_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11143_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11144
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11144_DATA_W                                         32
#define RFC_ULLRAM_BANK11144_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11144_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11145
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11145_DATA_W                                         32
#define RFC_ULLRAM_BANK11145_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11145_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11146
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11146_DATA_W                                         32
#define RFC_ULLRAM_BANK11146_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11146_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11147
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11147_DATA_W                                         32
#define RFC_ULLRAM_BANK11147_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11147_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11148
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11148_DATA_W                                         32
#define RFC_ULLRAM_BANK11148_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11148_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11149
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11149_DATA_W                                         32
#define RFC_ULLRAM_BANK11149_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11149_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11150
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11150_DATA_W                                         32
#define RFC_ULLRAM_BANK11150_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11150_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11151
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11151_DATA_W                                         32
#define RFC_ULLRAM_BANK11151_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11151_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11152
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11152_DATA_W                                         32
#define RFC_ULLRAM_BANK11152_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11152_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11153
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11153_DATA_W                                         32
#define RFC_ULLRAM_BANK11153_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11153_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11154
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11154_DATA_W                                         32
#define RFC_ULLRAM_BANK11154_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11154_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11155
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11155_DATA_W                                         32
#define RFC_ULLRAM_BANK11155_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11155_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11156
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11156_DATA_W                                         32
#define RFC_ULLRAM_BANK11156_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11156_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11157
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11157_DATA_W                                         32
#define RFC_ULLRAM_BANK11157_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11157_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11158
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11158_DATA_W                                         32
#define RFC_ULLRAM_BANK11158_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11158_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11159
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11159_DATA_W                                         32
#define RFC_ULLRAM_BANK11159_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11159_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11160
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11160_DATA_W                                         32
#define RFC_ULLRAM_BANK11160_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11160_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11161
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11161_DATA_W                                         32
#define RFC_ULLRAM_BANK11161_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11161_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11162
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11162_DATA_W                                         32
#define RFC_ULLRAM_BANK11162_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11162_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11163
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11163_DATA_W                                         32
#define RFC_ULLRAM_BANK11163_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11163_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11164
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11164_DATA_W                                         32
#define RFC_ULLRAM_BANK11164_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11164_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11165
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11165_DATA_W                                         32
#define RFC_ULLRAM_BANK11165_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11165_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11166
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11166_DATA_W                                         32
#define RFC_ULLRAM_BANK11166_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11166_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11167
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11167_DATA_W                                         32
#define RFC_ULLRAM_BANK11167_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11167_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11168
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11168_DATA_W                                         32
#define RFC_ULLRAM_BANK11168_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11168_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11169
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11169_DATA_W                                         32
#define RFC_ULLRAM_BANK11169_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11169_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11170
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11170_DATA_W                                         32
#define RFC_ULLRAM_BANK11170_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11170_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11171
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11171_DATA_W                                         32
#define RFC_ULLRAM_BANK11171_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11171_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11172
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11172_DATA_W                                         32
#define RFC_ULLRAM_BANK11172_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11172_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11173
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11173_DATA_W                                         32
#define RFC_ULLRAM_BANK11173_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11173_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11174
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11174_DATA_W                                         32
#define RFC_ULLRAM_BANK11174_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11174_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11175
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11175_DATA_W                                         32
#define RFC_ULLRAM_BANK11175_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11175_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11176
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11176_DATA_W                                         32
#define RFC_ULLRAM_BANK11176_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11176_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11177
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11177_DATA_W                                         32
#define RFC_ULLRAM_BANK11177_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11177_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11178
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11178_DATA_W                                         32
#define RFC_ULLRAM_BANK11178_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11178_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11179
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11179_DATA_W                                         32
#define RFC_ULLRAM_BANK11179_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11179_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11180
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11180_DATA_W                                         32
#define RFC_ULLRAM_BANK11180_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11180_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11181
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11181_DATA_W                                         32
#define RFC_ULLRAM_BANK11181_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11181_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11182
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11182_DATA_W                                         32
#define RFC_ULLRAM_BANK11182_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11182_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11183
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11183_DATA_W                                         32
#define RFC_ULLRAM_BANK11183_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11183_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11184
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11184_DATA_W                                         32
#define RFC_ULLRAM_BANK11184_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11184_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11185
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11185_DATA_W                                         32
#define RFC_ULLRAM_BANK11185_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11185_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11186
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11186_DATA_W                                         32
#define RFC_ULLRAM_BANK11186_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11186_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11187
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11187_DATA_W                                         32
#define RFC_ULLRAM_BANK11187_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11187_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11188
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11188_DATA_W                                         32
#define RFC_ULLRAM_BANK11188_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11188_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11189
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11189_DATA_W                                         32
#define RFC_ULLRAM_BANK11189_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11189_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11190
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11190_DATA_W                                         32
#define RFC_ULLRAM_BANK11190_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11190_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11191
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11191_DATA_W                                         32
#define RFC_ULLRAM_BANK11191_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11191_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11192
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11192_DATA_W                                         32
#define RFC_ULLRAM_BANK11192_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11192_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11193
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11193_DATA_W                                         32
#define RFC_ULLRAM_BANK11193_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11193_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11194
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11194_DATA_W                                         32
#define RFC_ULLRAM_BANK11194_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11194_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11195
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11195_DATA_W                                         32
#define RFC_ULLRAM_BANK11195_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11195_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11196
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11196_DATA_W                                         32
#define RFC_ULLRAM_BANK11196_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11196_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11197
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11197_DATA_W                                         32
#define RFC_ULLRAM_BANK11197_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11197_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11198
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11198_DATA_W                                         32
#define RFC_ULLRAM_BANK11198_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11198_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11199
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11199_DATA_W                                         32
#define RFC_ULLRAM_BANK11199_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11199_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11200
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11200_DATA_W                                         32
#define RFC_ULLRAM_BANK11200_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11200_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11201
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11201_DATA_W                                         32
#define RFC_ULLRAM_BANK11201_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11201_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11202
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11202_DATA_W                                         32
#define RFC_ULLRAM_BANK11202_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11202_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11203
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11203_DATA_W                                         32
#define RFC_ULLRAM_BANK11203_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11203_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11204
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11204_DATA_W                                         32
#define RFC_ULLRAM_BANK11204_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11204_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11205
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11205_DATA_W                                         32
#define RFC_ULLRAM_BANK11205_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11205_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11206
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11206_DATA_W                                         32
#define RFC_ULLRAM_BANK11206_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11206_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11207
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11207_DATA_W                                         32
#define RFC_ULLRAM_BANK11207_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11207_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11208
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11208_DATA_W                                         32
#define RFC_ULLRAM_BANK11208_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11208_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11209
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11209_DATA_W                                         32
#define RFC_ULLRAM_BANK11209_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11209_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11210
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11210_DATA_W                                         32
#define RFC_ULLRAM_BANK11210_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11210_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11211
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11211_DATA_W                                         32
#define RFC_ULLRAM_BANK11211_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11211_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11212
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11212_DATA_W                                         32
#define RFC_ULLRAM_BANK11212_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11212_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11213
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11213_DATA_W                                         32
#define RFC_ULLRAM_BANK11213_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11213_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11214
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11214_DATA_W                                         32
#define RFC_ULLRAM_BANK11214_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11214_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11215
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11215_DATA_W                                         32
#define RFC_ULLRAM_BANK11215_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11215_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11216
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11216_DATA_W                                         32
#define RFC_ULLRAM_BANK11216_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11216_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11217
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11217_DATA_W                                         32
#define RFC_ULLRAM_BANK11217_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11217_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11218
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11218_DATA_W                                         32
#define RFC_ULLRAM_BANK11218_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11218_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11219
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11219_DATA_W                                         32
#define RFC_ULLRAM_BANK11219_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11219_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11220
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11220_DATA_W                                         32
#define RFC_ULLRAM_BANK11220_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11220_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11221
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11221_DATA_W                                         32
#define RFC_ULLRAM_BANK11221_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11221_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11222
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11222_DATA_W                                         32
#define RFC_ULLRAM_BANK11222_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11222_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11223
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11223_DATA_W                                         32
#define RFC_ULLRAM_BANK11223_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11223_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11224
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11224_DATA_W                                         32
#define RFC_ULLRAM_BANK11224_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11224_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11225
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11225_DATA_W                                         32
#define RFC_ULLRAM_BANK11225_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11225_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11226
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11226_DATA_W                                         32
#define RFC_ULLRAM_BANK11226_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11226_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11227
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11227_DATA_W                                         32
#define RFC_ULLRAM_BANK11227_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11227_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11228
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11228_DATA_W                                         32
#define RFC_ULLRAM_BANK11228_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11228_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11229
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11229_DATA_W                                         32
#define RFC_ULLRAM_BANK11229_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11229_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11230
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11230_DATA_W                                         32
#define RFC_ULLRAM_BANK11230_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11230_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11231
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11231_DATA_W                                         32
#define RFC_ULLRAM_BANK11231_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11231_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11232
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11232_DATA_W                                         32
#define RFC_ULLRAM_BANK11232_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11232_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11233
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11233_DATA_W                                         32
#define RFC_ULLRAM_BANK11233_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11233_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11234
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11234_DATA_W                                         32
#define RFC_ULLRAM_BANK11234_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11234_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11235
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11235_DATA_W                                         32
#define RFC_ULLRAM_BANK11235_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11235_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11236
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11236_DATA_W                                         32
#define RFC_ULLRAM_BANK11236_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11236_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11237
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11237_DATA_W                                         32
#define RFC_ULLRAM_BANK11237_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11237_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11238
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11238_DATA_W                                         32
#define RFC_ULLRAM_BANK11238_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11238_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11239
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11239_DATA_W                                         32
#define RFC_ULLRAM_BANK11239_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11239_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11240
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11240_DATA_W                                         32
#define RFC_ULLRAM_BANK11240_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11240_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11241
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11241_DATA_W                                         32
#define RFC_ULLRAM_BANK11241_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11241_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11242
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11242_DATA_W                                         32
#define RFC_ULLRAM_BANK11242_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11242_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11243
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11243_DATA_W                                         32
#define RFC_ULLRAM_BANK11243_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11243_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11244
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11244_DATA_W                                         32
#define RFC_ULLRAM_BANK11244_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11244_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11245
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11245_DATA_W                                         32
#define RFC_ULLRAM_BANK11245_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11245_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11246
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11246_DATA_W                                         32
#define RFC_ULLRAM_BANK11246_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11246_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11247
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11247_DATA_W                                         32
#define RFC_ULLRAM_BANK11247_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11247_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11248
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11248_DATA_W                                         32
#define RFC_ULLRAM_BANK11248_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11248_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11249
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11249_DATA_W                                         32
#define RFC_ULLRAM_BANK11249_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11249_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11250
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11250_DATA_W                                         32
#define RFC_ULLRAM_BANK11250_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11250_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11251
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11251_DATA_W                                         32
#define RFC_ULLRAM_BANK11251_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11251_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11252
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11252_DATA_W                                         32
#define RFC_ULLRAM_BANK11252_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11252_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11253
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11253_DATA_W                                         32
#define RFC_ULLRAM_BANK11253_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11253_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11254
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11254_DATA_W                                         32
#define RFC_ULLRAM_BANK11254_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11254_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11255
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11255_DATA_W                                         32
#define RFC_ULLRAM_BANK11255_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11255_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11256
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11256_DATA_W                                         32
#define RFC_ULLRAM_BANK11256_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11256_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11257
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11257_DATA_W                                         32
#define RFC_ULLRAM_BANK11257_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11257_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11258
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11258_DATA_W                                         32
#define RFC_ULLRAM_BANK11258_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11258_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11259
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11259_DATA_W                                         32
#define RFC_ULLRAM_BANK11259_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11259_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11260
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11260_DATA_W                                         32
#define RFC_ULLRAM_BANK11260_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11260_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11261
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11261_DATA_W                                         32
#define RFC_ULLRAM_BANK11261_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11261_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11262
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11262_DATA_W                                         32
#define RFC_ULLRAM_BANK11262_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11262_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11263
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11263_DATA_W                                         32
#define RFC_ULLRAM_BANK11263_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11263_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11264
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11264_DATA_W                                         32
#define RFC_ULLRAM_BANK11264_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11264_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11265
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11265_DATA_W                                         32
#define RFC_ULLRAM_BANK11265_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11265_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11266
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11266_DATA_W                                         32
#define RFC_ULLRAM_BANK11266_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11266_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11267
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11267_DATA_W                                         32
#define RFC_ULLRAM_BANK11267_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11267_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11268
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11268_DATA_W                                         32
#define RFC_ULLRAM_BANK11268_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11268_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11269
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11269_DATA_W                                         32
#define RFC_ULLRAM_BANK11269_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11269_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11270
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11270_DATA_W                                         32
#define RFC_ULLRAM_BANK11270_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11270_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11271
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11271_DATA_W                                         32
#define RFC_ULLRAM_BANK11271_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11271_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11272
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11272_DATA_W                                         32
#define RFC_ULLRAM_BANK11272_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11272_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11273
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11273_DATA_W                                         32
#define RFC_ULLRAM_BANK11273_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11273_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11274
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11274_DATA_W                                         32
#define RFC_ULLRAM_BANK11274_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11274_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11275
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11275_DATA_W                                         32
#define RFC_ULLRAM_BANK11275_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11275_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11276
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11276_DATA_W                                         32
#define RFC_ULLRAM_BANK11276_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11276_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11277
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11277_DATA_W                                         32
#define RFC_ULLRAM_BANK11277_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11277_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11278
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11278_DATA_W                                         32
#define RFC_ULLRAM_BANK11278_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11278_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11279
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11279_DATA_W                                         32
#define RFC_ULLRAM_BANK11279_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11279_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11280
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11280_DATA_W                                         32
#define RFC_ULLRAM_BANK11280_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11280_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11281
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11281_DATA_W                                         32
#define RFC_ULLRAM_BANK11281_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11281_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11282
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11282_DATA_W                                         32
#define RFC_ULLRAM_BANK11282_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11282_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11283
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11283_DATA_W                                         32
#define RFC_ULLRAM_BANK11283_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11283_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11284
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11284_DATA_W                                         32
#define RFC_ULLRAM_BANK11284_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11284_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11285
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11285_DATA_W                                         32
#define RFC_ULLRAM_BANK11285_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11285_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11286
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11286_DATA_W                                         32
#define RFC_ULLRAM_BANK11286_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11286_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11287
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11287_DATA_W                                         32
#define RFC_ULLRAM_BANK11287_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11287_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11288
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11288_DATA_W                                         32
#define RFC_ULLRAM_BANK11288_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11288_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11289
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11289_DATA_W                                         32
#define RFC_ULLRAM_BANK11289_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11289_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11290
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11290_DATA_W                                         32
#define RFC_ULLRAM_BANK11290_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11290_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11291
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11291_DATA_W                                         32
#define RFC_ULLRAM_BANK11291_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11291_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11292
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11292_DATA_W                                         32
#define RFC_ULLRAM_BANK11292_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11292_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11293
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11293_DATA_W                                         32
#define RFC_ULLRAM_BANK11293_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11293_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11294
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11294_DATA_W                                         32
#define RFC_ULLRAM_BANK11294_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11294_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11295
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11295_DATA_W                                         32
#define RFC_ULLRAM_BANK11295_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11295_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11296
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11296_DATA_W                                         32
#define RFC_ULLRAM_BANK11296_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11296_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11297
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11297_DATA_W                                         32
#define RFC_ULLRAM_BANK11297_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11297_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11298
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11298_DATA_W                                         32
#define RFC_ULLRAM_BANK11298_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11298_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11299
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11299_DATA_W                                         32
#define RFC_ULLRAM_BANK11299_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11299_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11300
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11300_DATA_W                                         32
#define RFC_ULLRAM_BANK11300_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11300_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11301
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11301_DATA_W                                         32
#define RFC_ULLRAM_BANK11301_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11301_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11302
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11302_DATA_W                                         32
#define RFC_ULLRAM_BANK11302_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11302_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11303
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11303_DATA_W                                         32
#define RFC_ULLRAM_BANK11303_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11303_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11304
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11304_DATA_W                                         32
#define RFC_ULLRAM_BANK11304_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11304_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11305
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11305_DATA_W                                         32
#define RFC_ULLRAM_BANK11305_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11305_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11306
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11306_DATA_W                                         32
#define RFC_ULLRAM_BANK11306_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11306_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11307
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11307_DATA_W                                         32
#define RFC_ULLRAM_BANK11307_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11307_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11308
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11308_DATA_W                                         32
#define RFC_ULLRAM_BANK11308_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11308_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11309
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11309_DATA_W                                         32
#define RFC_ULLRAM_BANK11309_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11309_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11310
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11310_DATA_W                                         32
#define RFC_ULLRAM_BANK11310_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11310_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11311
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11311_DATA_W                                         32
#define RFC_ULLRAM_BANK11311_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11311_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11312
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11312_DATA_W                                         32
#define RFC_ULLRAM_BANK11312_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11312_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11313
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11313_DATA_W                                         32
#define RFC_ULLRAM_BANK11313_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11313_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11314
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11314_DATA_W                                         32
#define RFC_ULLRAM_BANK11314_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11314_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11315
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11315_DATA_W                                         32
#define RFC_ULLRAM_BANK11315_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11315_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11316
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11316_DATA_W                                         32
#define RFC_ULLRAM_BANK11316_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11316_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11317
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11317_DATA_W                                         32
#define RFC_ULLRAM_BANK11317_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11317_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11318
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11318_DATA_W                                         32
#define RFC_ULLRAM_BANK11318_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11318_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11319
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11319_DATA_W                                         32
#define RFC_ULLRAM_BANK11319_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11319_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11320
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11320_DATA_W                                         32
#define RFC_ULLRAM_BANK11320_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11320_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11321
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11321_DATA_W                                         32
#define RFC_ULLRAM_BANK11321_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11321_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11322
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11322_DATA_W                                         32
#define RFC_ULLRAM_BANK11322_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11322_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11323
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11323_DATA_W                                         32
#define RFC_ULLRAM_BANK11323_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11323_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11324
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11324_DATA_W                                         32
#define RFC_ULLRAM_BANK11324_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11324_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11325
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11325_DATA_W                                         32
#define RFC_ULLRAM_BANK11325_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11325_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11326
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11326_DATA_W                                         32
#define RFC_ULLRAM_BANK11326_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11326_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11327
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11327_DATA_W                                         32
#define RFC_ULLRAM_BANK11327_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11327_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11328
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11328_DATA_W                                         32
#define RFC_ULLRAM_BANK11328_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11328_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11329
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11329_DATA_W                                         32
#define RFC_ULLRAM_BANK11329_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11329_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11330
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11330_DATA_W                                         32
#define RFC_ULLRAM_BANK11330_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11330_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11331
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11331_DATA_W                                         32
#define RFC_ULLRAM_BANK11331_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11331_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11332
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11332_DATA_W                                         32
#define RFC_ULLRAM_BANK11332_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11332_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11333
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11333_DATA_W                                         32
#define RFC_ULLRAM_BANK11333_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11333_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11334
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11334_DATA_W                                         32
#define RFC_ULLRAM_BANK11334_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11334_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11335
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11335_DATA_W                                         32
#define RFC_ULLRAM_BANK11335_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11335_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11336
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11336_DATA_W                                         32
#define RFC_ULLRAM_BANK11336_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11336_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11337
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11337_DATA_W                                         32
#define RFC_ULLRAM_BANK11337_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11337_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11338
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11338_DATA_W                                         32
#define RFC_ULLRAM_BANK11338_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11338_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11339
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11339_DATA_W                                         32
#define RFC_ULLRAM_BANK11339_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11339_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11340
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11340_DATA_W                                         32
#define RFC_ULLRAM_BANK11340_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11340_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11341
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11341_DATA_W                                         32
#define RFC_ULLRAM_BANK11341_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11341_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11342
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11342_DATA_W                                         32
#define RFC_ULLRAM_BANK11342_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11342_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11343
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11343_DATA_W                                         32
#define RFC_ULLRAM_BANK11343_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11343_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11344
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11344_DATA_W                                         32
#define RFC_ULLRAM_BANK11344_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11344_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11345
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11345_DATA_W                                         32
#define RFC_ULLRAM_BANK11345_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11345_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11346
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11346_DATA_W                                         32
#define RFC_ULLRAM_BANK11346_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11346_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11347
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11347_DATA_W                                         32
#define RFC_ULLRAM_BANK11347_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11347_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11348
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11348_DATA_W                                         32
#define RFC_ULLRAM_BANK11348_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11348_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11349
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11349_DATA_W                                         32
#define RFC_ULLRAM_BANK11349_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11349_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11350
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11350_DATA_W                                         32
#define RFC_ULLRAM_BANK11350_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11350_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11351
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11351_DATA_W                                         32
#define RFC_ULLRAM_BANK11351_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11351_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11352
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11352_DATA_W                                         32
#define RFC_ULLRAM_BANK11352_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11352_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11353
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11353_DATA_W                                         32
#define RFC_ULLRAM_BANK11353_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11353_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11354
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11354_DATA_W                                         32
#define RFC_ULLRAM_BANK11354_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11354_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11355
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11355_DATA_W                                         32
#define RFC_ULLRAM_BANK11355_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11355_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11356
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11356_DATA_W                                         32
#define RFC_ULLRAM_BANK11356_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11356_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11357
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11357_DATA_W                                         32
#define RFC_ULLRAM_BANK11357_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11357_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11358
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11358_DATA_W                                         32
#define RFC_ULLRAM_BANK11358_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11358_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11359
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11359_DATA_W                                         32
#define RFC_ULLRAM_BANK11359_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11359_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11360
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11360_DATA_W                                         32
#define RFC_ULLRAM_BANK11360_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11360_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11361
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11361_DATA_W                                         32
#define RFC_ULLRAM_BANK11361_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11361_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11362
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11362_DATA_W                                         32
#define RFC_ULLRAM_BANK11362_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11362_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11363
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11363_DATA_W                                         32
#define RFC_ULLRAM_BANK11363_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11363_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11364
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11364_DATA_W                                         32
#define RFC_ULLRAM_BANK11364_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11364_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11365
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11365_DATA_W                                         32
#define RFC_ULLRAM_BANK11365_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11365_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11366
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11366_DATA_W                                         32
#define RFC_ULLRAM_BANK11366_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11366_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11367
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11367_DATA_W                                         32
#define RFC_ULLRAM_BANK11367_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11367_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11368
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11368_DATA_W                                         32
#define RFC_ULLRAM_BANK11368_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11368_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11369
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11369_DATA_W                                         32
#define RFC_ULLRAM_BANK11369_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11369_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11370
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11370_DATA_W                                         32
#define RFC_ULLRAM_BANK11370_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11370_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11371
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11371_DATA_W                                         32
#define RFC_ULLRAM_BANK11371_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11371_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11372
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11372_DATA_W                                         32
#define RFC_ULLRAM_BANK11372_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11372_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11373
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11373_DATA_W                                         32
#define RFC_ULLRAM_BANK11373_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11373_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11374
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11374_DATA_W                                         32
#define RFC_ULLRAM_BANK11374_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11374_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11375
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11375_DATA_W                                         32
#define RFC_ULLRAM_BANK11375_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11375_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11376
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11376_DATA_W                                         32
#define RFC_ULLRAM_BANK11376_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11376_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11377
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11377_DATA_W                                         32
#define RFC_ULLRAM_BANK11377_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11377_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11378
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11378_DATA_W                                         32
#define RFC_ULLRAM_BANK11378_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11378_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11379
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11379_DATA_W                                         32
#define RFC_ULLRAM_BANK11379_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11379_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11380
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11380_DATA_W                                         32
#define RFC_ULLRAM_BANK11380_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11380_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11381
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11381_DATA_W                                         32
#define RFC_ULLRAM_BANK11381_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11381_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11382
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11382_DATA_W                                         32
#define RFC_ULLRAM_BANK11382_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11382_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11383
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11383_DATA_W                                         32
#define RFC_ULLRAM_BANK11383_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11383_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11384
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11384_DATA_W                                         32
#define RFC_ULLRAM_BANK11384_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11384_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11385
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11385_DATA_W                                         32
#define RFC_ULLRAM_BANK11385_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11385_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11386
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11386_DATA_W                                         32
#define RFC_ULLRAM_BANK11386_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11386_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11387
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11387_DATA_W                                         32
#define RFC_ULLRAM_BANK11387_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11387_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11388
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11388_DATA_W                                         32
#define RFC_ULLRAM_BANK11388_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11388_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11389
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11389_DATA_W                                         32
#define RFC_ULLRAM_BANK11389_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11389_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11390
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11390_DATA_W                                         32
#define RFC_ULLRAM_BANK11390_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11390_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11391
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11391_DATA_W                                         32
#define RFC_ULLRAM_BANK11391_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11391_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11392
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11392_DATA_W                                         32
#define RFC_ULLRAM_BANK11392_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11392_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11393
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11393_DATA_W                                         32
#define RFC_ULLRAM_BANK11393_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11393_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11394
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11394_DATA_W                                         32
#define RFC_ULLRAM_BANK11394_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11394_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11395
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11395_DATA_W                                         32
#define RFC_ULLRAM_BANK11395_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11395_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11396
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11396_DATA_W                                         32
#define RFC_ULLRAM_BANK11396_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11396_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11397
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11397_DATA_W                                         32
#define RFC_ULLRAM_BANK11397_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11397_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11398
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11398_DATA_W                                         32
#define RFC_ULLRAM_BANK11398_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11398_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11399
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11399_DATA_W                                         32
#define RFC_ULLRAM_BANK11399_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11399_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11400
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11400_DATA_W                                         32
#define RFC_ULLRAM_BANK11400_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11400_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11401
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11401_DATA_W                                         32
#define RFC_ULLRAM_BANK11401_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11401_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11402
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11402_DATA_W                                         32
#define RFC_ULLRAM_BANK11402_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11402_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11403
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11403_DATA_W                                         32
#define RFC_ULLRAM_BANK11403_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11403_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11404
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11404_DATA_W                                         32
#define RFC_ULLRAM_BANK11404_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11404_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11405
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11405_DATA_W                                         32
#define RFC_ULLRAM_BANK11405_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11405_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11406
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11406_DATA_W                                         32
#define RFC_ULLRAM_BANK11406_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11406_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11407
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11407_DATA_W                                         32
#define RFC_ULLRAM_BANK11407_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11407_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11408
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11408_DATA_W                                         32
#define RFC_ULLRAM_BANK11408_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11408_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11409
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11409_DATA_W                                         32
#define RFC_ULLRAM_BANK11409_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11409_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11410
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11410_DATA_W                                         32
#define RFC_ULLRAM_BANK11410_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11410_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11411
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11411_DATA_W                                         32
#define RFC_ULLRAM_BANK11411_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11411_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11412
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11412_DATA_W                                         32
#define RFC_ULLRAM_BANK11412_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11412_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11413
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11413_DATA_W                                         32
#define RFC_ULLRAM_BANK11413_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11413_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11414
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11414_DATA_W                                         32
#define RFC_ULLRAM_BANK11414_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11414_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11415
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11415_DATA_W                                         32
#define RFC_ULLRAM_BANK11415_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11415_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11416
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11416_DATA_W                                         32
#define RFC_ULLRAM_BANK11416_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11416_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11417
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11417_DATA_W                                         32
#define RFC_ULLRAM_BANK11417_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11417_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11418
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11418_DATA_W                                         32
#define RFC_ULLRAM_BANK11418_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11418_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11419
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11419_DATA_W                                         32
#define RFC_ULLRAM_BANK11419_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11419_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11420
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11420_DATA_W                                         32
#define RFC_ULLRAM_BANK11420_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11420_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11421
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11421_DATA_W                                         32
#define RFC_ULLRAM_BANK11421_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11421_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11422
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11422_DATA_W                                         32
#define RFC_ULLRAM_BANK11422_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11422_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11423
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11423_DATA_W                                         32
#define RFC_ULLRAM_BANK11423_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11423_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11424
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11424_DATA_W                                         32
#define RFC_ULLRAM_BANK11424_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11424_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11425
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11425_DATA_W                                         32
#define RFC_ULLRAM_BANK11425_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11425_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11426
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11426_DATA_W                                         32
#define RFC_ULLRAM_BANK11426_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11426_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11427
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11427_DATA_W                                         32
#define RFC_ULLRAM_BANK11427_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11427_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11428
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11428_DATA_W                                         32
#define RFC_ULLRAM_BANK11428_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11428_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11429
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11429_DATA_W                                         32
#define RFC_ULLRAM_BANK11429_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11429_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11430
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11430_DATA_W                                         32
#define RFC_ULLRAM_BANK11430_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11430_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11431
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11431_DATA_W                                         32
#define RFC_ULLRAM_BANK11431_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11431_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11432
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11432_DATA_W                                         32
#define RFC_ULLRAM_BANK11432_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11432_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11433
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11433_DATA_W                                         32
#define RFC_ULLRAM_BANK11433_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11433_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11434
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11434_DATA_W                                         32
#define RFC_ULLRAM_BANK11434_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11434_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11435
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11435_DATA_W                                         32
#define RFC_ULLRAM_BANK11435_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11435_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11436
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11436_DATA_W                                         32
#define RFC_ULLRAM_BANK11436_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11436_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11437
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11437_DATA_W                                         32
#define RFC_ULLRAM_BANK11437_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11437_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11438
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11438_DATA_W                                         32
#define RFC_ULLRAM_BANK11438_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11438_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11439
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11439_DATA_W                                         32
#define RFC_ULLRAM_BANK11439_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11439_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11440
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11440_DATA_W                                         32
#define RFC_ULLRAM_BANK11440_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11440_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11441
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11441_DATA_W                                         32
#define RFC_ULLRAM_BANK11441_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11441_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11442
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11442_DATA_W                                         32
#define RFC_ULLRAM_BANK11442_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11442_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11443
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11443_DATA_W                                         32
#define RFC_ULLRAM_BANK11443_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11443_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11444
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11444_DATA_W                                         32
#define RFC_ULLRAM_BANK11444_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11444_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11445
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11445_DATA_W                                         32
#define RFC_ULLRAM_BANK11445_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11445_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11446
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11446_DATA_W                                         32
#define RFC_ULLRAM_BANK11446_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11446_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11447
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11447_DATA_W                                         32
#define RFC_ULLRAM_BANK11447_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11447_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11448
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11448_DATA_W                                         32
#define RFC_ULLRAM_BANK11448_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11448_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11449
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11449_DATA_W                                         32
#define RFC_ULLRAM_BANK11449_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11449_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11450
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11450_DATA_W                                         32
#define RFC_ULLRAM_BANK11450_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11450_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11451
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11451_DATA_W                                         32
#define RFC_ULLRAM_BANK11451_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11451_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11452
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11452_DATA_W                                         32
#define RFC_ULLRAM_BANK11452_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11452_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11453
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11453_DATA_W                                         32
#define RFC_ULLRAM_BANK11453_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11453_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11454
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11454_DATA_W                                         32
#define RFC_ULLRAM_BANK11454_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11454_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11455
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11455_DATA_W                                         32
#define RFC_ULLRAM_BANK11455_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11455_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11456
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11456_DATA_W                                         32
#define RFC_ULLRAM_BANK11456_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11456_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11457
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11457_DATA_W                                         32
#define RFC_ULLRAM_BANK11457_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11457_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11458
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11458_DATA_W                                         32
#define RFC_ULLRAM_BANK11458_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11458_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11459
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11459_DATA_W                                         32
#define RFC_ULLRAM_BANK11459_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11459_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11460
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11460_DATA_W                                         32
#define RFC_ULLRAM_BANK11460_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11460_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11461
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11461_DATA_W                                         32
#define RFC_ULLRAM_BANK11461_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11461_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11462
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11462_DATA_W                                         32
#define RFC_ULLRAM_BANK11462_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11462_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11463
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11463_DATA_W                                         32
#define RFC_ULLRAM_BANK11463_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11463_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11464
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11464_DATA_W                                         32
#define RFC_ULLRAM_BANK11464_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11464_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11465
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11465_DATA_W                                         32
#define RFC_ULLRAM_BANK11465_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11465_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11466
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11466_DATA_W                                         32
#define RFC_ULLRAM_BANK11466_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11466_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11467
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11467_DATA_W                                         32
#define RFC_ULLRAM_BANK11467_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11467_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11468
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11468_DATA_W                                         32
#define RFC_ULLRAM_BANK11468_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11468_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11469
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11469_DATA_W                                         32
#define RFC_ULLRAM_BANK11469_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11469_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11470
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11470_DATA_W                                         32
#define RFC_ULLRAM_BANK11470_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11470_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11471
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11471_DATA_W                                         32
#define RFC_ULLRAM_BANK11471_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11471_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11472
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11472_DATA_W                                         32
#define RFC_ULLRAM_BANK11472_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11472_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11473
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11473_DATA_W                                         32
#define RFC_ULLRAM_BANK11473_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11473_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11474
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11474_DATA_W                                         32
#define RFC_ULLRAM_BANK11474_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11474_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11475
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11475_DATA_W                                         32
#define RFC_ULLRAM_BANK11475_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11475_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11476
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11476_DATA_W                                         32
#define RFC_ULLRAM_BANK11476_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11476_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11477
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11477_DATA_W                                         32
#define RFC_ULLRAM_BANK11477_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11477_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11478
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11478_DATA_W                                         32
#define RFC_ULLRAM_BANK11478_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11478_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11479
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11479_DATA_W                                         32
#define RFC_ULLRAM_BANK11479_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11479_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11480
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11480_DATA_W                                         32
#define RFC_ULLRAM_BANK11480_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11480_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11481
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11481_DATA_W                                         32
#define RFC_ULLRAM_BANK11481_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11481_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11482
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11482_DATA_W                                         32
#define RFC_ULLRAM_BANK11482_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11482_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11483
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11483_DATA_W                                         32
#define RFC_ULLRAM_BANK11483_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11483_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11484
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11484_DATA_W                                         32
#define RFC_ULLRAM_BANK11484_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11484_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11485
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11485_DATA_W                                         32
#define RFC_ULLRAM_BANK11485_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11485_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11486
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11486_DATA_W                                         32
#define RFC_ULLRAM_BANK11486_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11486_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11487
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11487_DATA_W                                         32
#define RFC_ULLRAM_BANK11487_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11487_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11488
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11488_DATA_W                                         32
#define RFC_ULLRAM_BANK11488_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11488_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11489
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11489_DATA_W                                         32
#define RFC_ULLRAM_BANK11489_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11489_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11490
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11490_DATA_W                                         32
#define RFC_ULLRAM_BANK11490_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11490_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11491
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11491_DATA_W                                         32
#define RFC_ULLRAM_BANK11491_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11491_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11492
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11492_DATA_W                                         32
#define RFC_ULLRAM_BANK11492_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11492_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11493
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11493_DATA_W                                         32
#define RFC_ULLRAM_BANK11493_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11493_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11494
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11494_DATA_W                                         32
#define RFC_ULLRAM_BANK11494_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11494_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11495
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11495_DATA_W                                         32
#define RFC_ULLRAM_BANK11495_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11495_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11496
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11496_DATA_W                                         32
#define RFC_ULLRAM_BANK11496_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11496_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11497
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11497_DATA_W                                         32
#define RFC_ULLRAM_BANK11497_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11497_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11498
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11498_DATA_W                                         32
#define RFC_ULLRAM_BANK11498_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11498_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11499
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11499_DATA_W                                         32
#define RFC_ULLRAM_BANK11499_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11499_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11500
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11500_DATA_W                                         32
#define RFC_ULLRAM_BANK11500_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11500_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11501
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11501_DATA_W                                         32
#define RFC_ULLRAM_BANK11501_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11501_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11502
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11502_DATA_W                                         32
#define RFC_ULLRAM_BANK11502_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11502_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11503
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11503_DATA_W                                         32
#define RFC_ULLRAM_BANK11503_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11503_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11504
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11504_DATA_W                                         32
#define RFC_ULLRAM_BANK11504_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11504_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11505
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11505_DATA_W                                         32
#define RFC_ULLRAM_BANK11505_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11505_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11506
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11506_DATA_W                                         32
#define RFC_ULLRAM_BANK11506_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11506_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11507
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11507_DATA_W                                         32
#define RFC_ULLRAM_BANK11507_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11507_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11508
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11508_DATA_W                                         32
#define RFC_ULLRAM_BANK11508_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11508_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11509
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11509_DATA_W                                         32
#define RFC_ULLRAM_BANK11509_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11509_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11510
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11510_DATA_W                                         32
#define RFC_ULLRAM_BANK11510_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11510_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11511
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11511_DATA_W                                         32
#define RFC_ULLRAM_BANK11511_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11511_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11512
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11512_DATA_W                                         32
#define RFC_ULLRAM_BANK11512_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11512_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11513
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11513_DATA_W                                         32
#define RFC_ULLRAM_BANK11513_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11513_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11514
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11514_DATA_W                                         32
#define RFC_ULLRAM_BANK11514_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11514_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11515
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11515_DATA_W                                         32
#define RFC_ULLRAM_BANK11515_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11515_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11516
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11516_DATA_W                                         32
#define RFC_ULLRAM_BANK11516_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11516_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11517
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11517_DATA_W                                         32
#define RFC_ULLRAM_BANK11517_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11517_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11518
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11518_DATA_W                                         32
#define RFC_ULLRAM_BANK11518_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11518_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11519
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11519_DATA_W                                         32
#define RFC_ULLRAM_BANK11519_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11519_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11520
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11520_DATA_W                                         32
#define RFC_ULLRAM_BANK11520_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11520_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11521
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11521_DATA_W                                         32
#define RFC_ULLRAM_BANK11521_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11521_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11522
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11522_DATA_W                                         32
#define RFC_ULLRAM_BANK11522_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11522_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11523
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11523_DATA_W                                         32
#define RFC_ULLRAM_BANK11523_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11523_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11524
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11524_DATA_W                                         32
#define RFC_ULLRAM_BANK11524_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11524_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11525
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11525_DATA_W                                         32
#define RFC_ULLRAM_BANK11525_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11525_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11526
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11526_DATA_W                                         32
#define RFC_ULLRAM_BANK11526_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11526_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11527
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11527_DATA_W                                         32
#define RFC_ULLRAM_BANK11527_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11527_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11528
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11528_DATA_W                                         32
#define RFC_ULLRAM_BANK11528_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11528_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11529
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11529_DATA_W                                         32
#define RFC_ULLRAM_BANK11529_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11529_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11530
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11530_DATA_W                                         32
#define RFC_ULLRAM_BANK11530_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11530_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11531
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11531_DATA_W                                         32
#define RFC_ULLRAM_BANK11531_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11531_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11532
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11532_DATA_W                                         32
#define RFC_ULLRAM_BANK11532_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11532_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11533
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11533_DATA_W                                         32
#define RFC_ULLRAM_BANK11533_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11533_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11534
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11534_DATA_W                                         32
#define RFC_ULLRAM_BANK11534_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11534_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11535
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11535_DATA_W                                         32
#define RFC_ULLRAM_BANK11535_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11535_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11536
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11536_DATA_W                                         32
#define RFC_ULLRAM_BANK11536_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11536_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11537
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11537_DATA_W                                         32
#define RFC_ULLRAM_BANK11537_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11537_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11538
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11538_DATA_W                                         32
#define RFC_ULLRAM_BANK11538_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11538_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11539
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11539_DATA_W                                         32
#define RFC_ULLRAM_BANK11539_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11539_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11540
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11540_DATA_W                                         32
#define RFC_ULLRAM_BANK11540_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11540_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11541
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11541_DATA_W                                         32
#define RFC_ULLRAM_BANK11541_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11541_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11542
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11542_DATA_W                                         32
#define RFC_ULLRAM_BANK11542_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11542_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11543
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11543_DATA_W                                         32
#define RFC_ULLRAM_BANK11543_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11543_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11544
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11544_DATA_W                                         32
#define RFC_ULLRAM_BANK11544_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11544_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11545
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11545_DATA_W                                         32
#define RFC_ULLRAM_BANK11545_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11545_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11546
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11546_DATA_W                                         32
#define RFC_ULLRAM_BANK11546_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11546_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11547
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11547_DATA_W                                         32
#define RFC_ULLRAM_BANK11547_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11547_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11548
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11548_DATA_W                                         32
#define RFC_ULLRAM_BANK11548_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11548_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11549
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11549_DATA_W                                         32
#define RFC_ULLRAM_BANK11549_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11549_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11550
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11550_DATA_W                                         32
#define RFC_ULLRAM_BANK11550_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11550_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11551
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11551_DATA_W                                         32
#define RFC_ULLRAM_BANK11551_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11551_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11552
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11552_DATA_W                                         32
#define RFC_ULLRAM_BANK11552_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11552_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11553
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11553_DATA_W                                         32
#define RFC_ULLRAM_BANK11553_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11553_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11554
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11554_DATA_W                                         32
#define RFC_ULLRAM_BANK11554_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11554_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11555
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11555_DATA_W                                         32
#define RFC_ULLRAM_BANK11555_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11555_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11556
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11556_DATA_W                                         32
#define RFC_ULLRAM_BANK11556_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11556_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11557
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11557_DATA_W                                         32
#define RFC_ULLRAM_BANK11557_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11557_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11558
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11558_DATA_W                                         32
#define RFC_ULLRAM_BANK11558_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11558_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11559
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11559_DATA_W                                         32
#define RFC_ULLRAM_BANK11559_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11559_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11560
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11560_DATA_W                                         32
#define RFC_ULLRAM_BANK11560_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11560_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11561
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11561_DATA_W                                         32
#define RFC_ULLRAM_BANK11561_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11561_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11562
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11562_DATA_W                                         32
#define RFC_ULLRAM_BANK11562_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11562_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11563
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11563_DATA_W                                         32
#define RFC_ULLRAM_BANK11563_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11563_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11564
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11564_DATA_W                                         32
#define RFC_ULLRAM_BANK11564_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11564_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11565
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11565_DATA_W                                         32
#define RFC_ULLRAM_BANK11565_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11565_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11566
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11566_DATA_W                                         32
#define RFC_ULLRAM_BANK11566_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11566_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11567
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11567_DATA_W                                         32
#define RFC_ULLRAM_BANK11567_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11567_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11568
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11568_DATA_W                                         32
#define RFC_ULLRAM_BANK11568_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11568_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11569
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11569_DATA_W                                         32
#define RFC_ULLRAM_BANK11569_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11569_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11570
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11570_DATA_W                                         32
#define RFC_ULLRAM_BANK11570_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11570_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11571
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11571_DATA_W                                         32
#define RFC_ULLRAM_BANK11571_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11571_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11572
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11572_DATA_W                                         32
#define RFC_ULLRAM_BANK11572_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11572_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11573
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11573_DATA_W                                         32
#define RFC_ULLRAM_BANK11573_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11573_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11574
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11574_DATA_W                                         32
#define RFC_ULLRAM_BANK11574_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11574_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11575
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11575_DATA_W                                         32
#define RFC_ULLRAM_BANK11575_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11575_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11576
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11576_DATA_W                                         32
#define RFC_ULLRAM_BANK11576_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11576_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11577
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11577_DATA_W                                         32
#define RFC_ULLRAM_BANK11577_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11577_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11578
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11578_DATA_W                                         32
#define RFC_ULLRAM_BANK11578_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11578_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11579
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11579_DATA_W                                         32
#define RFC_ULLRAM_BANK11579_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11579_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11580
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11580_DATA_W                                         32
#define RFC_ULLRAM_BANK11580_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11580_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11581
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11581_DATA_W                                         32
#define RFC_ULLRAM_BANK11581_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11581_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11582
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11582_DATA_W                                         32
#define RFC_ULLRAM_BANK11582_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11582_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11583
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11583_DATA_W                                         32
#define RFC_ULLRAM_BANK11583_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11583_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11584
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11584_DATA_W                                         32
#define RFC_ULLRAM_BANK11584_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11584_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11585
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11585_DATA_W                                         32
#define RFC_ULLRAM_BANK11585_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11585_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11586
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11586_DATA_W                                         32
#define RFC_ULLRAM_BANK11586_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11586_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11587
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11587_DATA_W                                         32
#define RFC_ULLRAM_BANK11587_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11587_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11588
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11588_DATA_W                                         32
#define RFC_ULLRAM_BANK11588_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11588_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11589
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11589_DATA_W                                         32
#define RFC_ULLRAM_BANK11589_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11589_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11590
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11590_DATA_W                                         32
#define RFC_ULLRAM_BANK11590_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11590_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11591
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11591_DATA_W                                         32
#define RFC_ULLRAM_BANK11591_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11591_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11592
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11592_DATA_W                                         32
#define RFC_ULLRAM_BANK11592_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11592_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11593
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11593_DATA_W                                         32
#define RFC_ULLRAM_BANK11593_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11593_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11594
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11594_DATA_W                                         32
#define RFC_ULLRAM_BANK11594_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11594_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11595
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11595_DATA_W                                         32
#define RFC_ULLRAM_BANK11595_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11595_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11596
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11596_DATA_W                                         32
#define RFC_ULLRAM_BANK11596_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11596_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11597
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11597_DATA_W                                         32
#define RFC_ULLRAM_BANK11597_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11597_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11598
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11598_DATA_W                                         32
#define RFC_ULLRAM_BANK11598_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11598_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11599
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11599_DATA_W                                         32
#define RFC_ULLRAM_BANK11599_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11599_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11600
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11600_DATA_W                                         32
#define RFC_ULLRAM_BANK11600_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11600_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11601
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11601_DATA_W                                         32
#define RFC_ULLRAM_BANK11601_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11601_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11602
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11602_DATA_W                                         32
#define RFC_ULLRAM_BANK11602_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11602_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11603
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11603_DATA_W                                         32
#define RFC_ULLRAM_BANK11603_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11603_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11604
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11604_DATA_W                                         32
#define RFC_ULLRAM_BANK11604_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11604_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11605
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11605_DATA_W                                         32
#define RFC_ULLRAM_BANK11605_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11605_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11606
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11606_DATA_W                                         32
#define RFC_ULLRAM_BANK11606_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11606_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11607
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11607_DATA_W                                         32
#define RFC_ULLRAM_BANK11607_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11607_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11608
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11608_DATA_W                                         32
#define RFC_ULLRAM_BANK11608_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11608_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11609
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11609_DATA_W                                         32
#define RFC_ULLRAM_BANK11609_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11609_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11610
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11610_DATA_W                                         32
#define RFC_ULLRAM_BANK11610_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11610_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11611
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11611_DATA_W                                         32
#define RFC_ULLRAM_BANK11611_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11611_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11612
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11612_DATA_W                                         32
#define RFC_ULLRAM_BANK11612_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11612_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11613
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11613_DATA_W                                         32
#define RFC_ULLRAM_BANK11613_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11613_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11614
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11614_DATA_W                                         32
#define RFC_ULLRAM_BANK11614_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11614_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11615
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11615_DATA_W                                         32
#define RFC_ULLRAM_BANK11615_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11615_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11616
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11616_DATA_W                                         32
#define RFC_ULLRAM_BANK11616_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11616_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11617
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11617_DATA_W                                         32
#define RFC_ULLRAM_BANK11617_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11617_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11618
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11618_DATA_W                                         32
#define RFC_ULLRAM_BANK11618_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11618_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11619
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11619_DATA_W                                         32
#define RFC_ULLRAM_BANK11619_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11619_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11620
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11620_DATA_W                                         32
#define RFC_ULLRAM_BANK11620_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11620_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11621
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11621_DATA_W                                         32
#define RFC_ULLRAM_BANK11621_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11621_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11622
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11622_DATA_W                                         32
#define RFC_ULLRAM_BANK11622_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11622_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11623
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11623_DATA_W                                         32
#define RFC_ULLRAM_BANK11623_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11623_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11624
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11624_DATA_W                                         32
#define RFC_ULLRAM_BANK11624_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11624_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11625
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11625_DATA_W                                         32
#define RFC_ULLRAM_BANK11625_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11625_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11626
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11626_DATA_W                                         32
#define RFC_ULLRAM_BANK11626_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11626_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11627
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11627_DATA_W                                         32
#define RFC_ULLRAM_BANK11627_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11627_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11628
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11628_DATA_W                                         32
#define RFC_ULLRAM_BANK11628_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11628_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11629
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11629_DATA_W                                         32
#define RFC_ULLRAM_BANK11629_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11629_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11630
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11630_DATA_W                                         32
#define RFC_ULLRAM_BANK11630_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11630_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11631
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11631_DATA_W                                         32
#define RFC_ULLRAM_BANK11631_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11631_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11632
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11632_DATA_W                                         32
#define RFC_ULLRAM_BANK11632_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11632_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11633
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11633_DATA_W                                         32
#define RFC_ULLRAM_BANK11633_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11633_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11634
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11634_DATA_W                                         32
#define RFC_ULLRAM_BANK11634_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11634_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11635
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11635_DATA_W                                         32
#define RFC_ULLRAM_BANK11635_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11635_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11636
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11636_DATA_W                                         32
#define RFC_ULLRAM_BANK11636_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11636_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11637
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11637_DATA_W                                         32
#define RFC_ULLRAM_BANK11637_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11637_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11638
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11638_DATA_W                                         32
#define RFC_ULLRAM_BANK11638_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11638_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11639
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11639_DATA_W                                         32
#define RFC_ULLRAM_BANK11639_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11639_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11640
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11640_DATA_W                                         32
#define RFC_ULLRAM_BANK11640_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11640_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11641
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11641_DATA_W                                         32
#define RFC_ULLRAM_BANK11641_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11641_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11642
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11642_DATA_W                                         32
#define RFC_ULLRAM_BANK11642_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11642_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11643
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11643_DATA_W                                         32
#define RFC_ULLRAM_BANK11643_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11643_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11644
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11644_DATA_W                                         32
#define RFC_ULLRAM_BANK11644_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11644_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11645
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11645_DATA_W                                         32
#define RFC_ULLRAM_BANK11645_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11645_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11646
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11646_DATA_W                                         32
#define RFC_ULLRAM_BANK11646_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11646_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11647
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11647_DATA_W                                         32
#define RFC_ULLRAM_BANK11647_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11647_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11648
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11648_DATA_W                                         32
#define RFC_ULLRAM_BANK11648_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11648_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11649
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11649_DATA_W                                         32
#define RFC_ULLRAM_BANK11649_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11649_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11650
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11650_DATA_W                                         32
#define RFC_ULLRAM_BANK11650_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11650_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11651
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11651_DATA_W                                         32
#define RFC_ULLRAM_BANK11651_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11651_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11652
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11652_DATA_W                                         32
#define RFC_ULLRAM_BANK11652_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11652_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11653
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11653_DATA_W                                         32
#define RFC_ULLRAM_BANK11653_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11653_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11654
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11654_DATA_W                                         32
#define RFC_ULLRAM_BANK11654_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11654_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11655
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11655_DATA_W                                         32
#define RFC_ULLRAM_BANK11655_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11655_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11656
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11656_DATA_W                                         32
#define RFC_ULLRAM_BANK11656_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11656_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11657
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11657_DATA_W                                         32
#define RFC_ULLRAM_BANK11657_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11657_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11658
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11658_DATA_W                                         32
#define RFC_ULLRAM_BANK11658_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11658_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11659
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11659_DATA_W                                         32
#define RFC_ULLRAM_BANK11659_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11659_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11660
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11660_DATA_W                                         32
#define RFC_ULLRAM_BANK11660_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11660_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11661
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11661_DATA_W                                         32
#define RFC_ULLRAM_BANK11661_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11661_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11662
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11662_DATA_W                                         32
#define RFC_ULLRAM_BANK11662_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11662_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11663
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11663_DATA_W                                         32
#define RFC_ULLRAM_BANK11663_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11663_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11664
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11664_DATA_W                                         32
#define RFC_ULLRAM_BANK11664_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11664_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11665
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11665_DATA_W                                         32
#define RFC_ULLRAM_BANK11665_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11665_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11666
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11666_DATA_W                                         32
#define RFC_ULLRAM_BANK11666_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11666_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11667
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11667_DATA_W                                         32
#define RFC_ULLRAM_BANK11667_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11667_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11668
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11668_DATA_W                                         32
#define RFC_ULLRAM_BANK11668_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11668_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11669
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11669_DATA_W                                         32
#define RFC_ULLRAM_BANK11669_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11669_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11670
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11670_DATA_W                                         32
#define RFC_ULLRAM_BANK11670_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11670_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11671
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11671_DATA_W                                         32
#define RFC_ULLRAM_BANK11671_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11671_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11672
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11672_DATA_W                                         32
#define RFC_ULLRAM_BANK11672_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11672_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11673
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11673_DATA_W                                         32
#define RFC_ULLRAM_BANK11673_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11673_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11674
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11674_DATA_W                                         32
#define RFC_ULLRAM_BANK11674_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11674_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11675
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11675_DATA_W                                         32
#define RFC_ULLRAM_BANK11675_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11675_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11676
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11676_DATA_W                                         32
#define RFC_ULLRAM_BANK11676_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11676_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11677
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11677_DATA_W                                         32
#define RFC_ULLRAM_BANK11677_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11677_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11678
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11678_DATA_W                                         32
#define RFC_ULLRAM_BANK11678_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11678_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11679
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11679_DATA_W                                         32
#define RFC_ULLRAM_BANK11679_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11679_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11680
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11680_DATA_W                                         32
#define RFC_ULLRAM_BANK11680_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11680_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11681
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11681_DATA_W                                         32
#define RFC_ULLRAM_BANK11681_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11681_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11682
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11682_DATA_W                                         32
#define RFC_ULLRAM_BANK11682_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11682_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11683
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11683_DATA_W                                         32
#define RFC_ULLRAM_BANK11683_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11683_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11684
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11684_DATA_W                                         32
#define RFC_ULLRAM_BANK11684_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11684_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11685
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11685_DATA_W                                         32
#define RFC_ULLRAM_BANK11685_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11685_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11686
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11686_DATA_W                                         32
#define RFC_ULLRAM_BANK11686_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11686_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11687
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11687_DATA_W                                         32
#define RFC_ULLRAM_BANK11687_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11687_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11688
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11688_DATA_W                                         32
#define RFC_ULLRAM_BANK11688_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11688_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11689
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11689_DATA_W                                         32
#define RFC_ULLRAM_BANK11689_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11689_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11690
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11690_DATA_W                                         32
#define RFC_ULLRAM_BANK11690_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11690_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11691
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11691_DATA_W                                         32
#define RFC_ULLRAM_BANK11691_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11691_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11692
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11692_DATA_W                                         32
#define RFC_ULLRAM_BANK11692_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11692_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11693
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11693_DATA_W                                         32
#define RFC_ULLRAM_BANK11693_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11693_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11694
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11694_DATA_W                                         32
#define RFC_ULLRAM_BANK11694_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11694_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11695
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11695_DATA_W                                         32
#define RFC_ULLRAM_BANK11695_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11695_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11696
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11696_DATA_W                                         32
#define RFC_ULLRAM_BANK11696_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11696_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11697
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11697_DATA_W                                         32
#define RFC_ULLRAM_BANK11697_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11697_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11698
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11698_DATA_W                                         32
#define RFC_ULLRAM_BANK11698_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11698_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11699
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11699_DATA_W                                         32
#define RFC_ULLRAM_BANK11699_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11699_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11700
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11700_DATA_W                                         32
#define RFC_ULLRAM_BANK11700_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11700_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11701
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11701_DATA_W                                         32
#define RFC_ULLRAM_BANK11701_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11701_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11702
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11702_DATA_W                                         32
#define RFC_ULLRAM_BANK11702_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11702_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11703
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11703_DATA_W                                         32
#define RFC_ULLRAM_BANK11703_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11703_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11704
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11704_DATA_W                                         32
#define RFC_ULLRAM_BANK11704_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11704_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11705
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11705_DATA_W                                         32
#define RFC_ULLRAM_BANK11705_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11705_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11706
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11706_DATA_W                                         32
#define RFC_ULLRAM_BANK11706_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11706_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11707
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11707_DATA_W                                         32
#define RFC_ULLRAM_BANK11707_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11707_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11708
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11708_DATA_W                                         32
#define RFC_ULLRAM_BANK11708_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11708_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11709
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11709_DATA_W                                         32
#define RFC_ULLRAM_BANK11709_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11709_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11710
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11710_DATA_W                                         32
#define RFC_ULLRAM_BANK11710_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11710_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11711
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11711_DATA_W                                         32
#define RFC_ULLRAM_BANK11711_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11711_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11712
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11712_DATA_W                                         32
#define RFC_ULLRAM_BANK11712_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11712_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11713
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11713_DATA_W                                         32
#define RFC_ULLRAM_BANK11713_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11713_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11714
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11714_DATA_W                                         32
#define RFC_ULLRAM_BANK11714_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11714_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11715
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11715_DATA_W                                         32
#define RFC_ULLRAM_BANK11715_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11715_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11716
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11716_DATA_W                                         32
#define RFC_ULLRAM_BANK11716_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11716_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11717
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11717_DATA_W                                         32
#define RFC_ULLRAM_BANK11717_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11717_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11718
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11718_DATA_W                                         32
#define RFC_ULLRAM_BANK11718_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11718_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11719
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11719_DATA_W                                         32
#define RFC_ULLRAM_BANK11719_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11719_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11720
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11720_DATA_W                                         32
#define RFC_ULLRAM_BANK11720_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11720_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11721
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11721_DATA_W                                         32
#define RFC_ULLRAM_BANK11721_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11721_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11722
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11722_DATA_W                                         32
#define RFC_ULLRAM_BANK11722_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11722_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11723
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11723_DATA_W                                         32
#define RFC_ULLRAM_BANK11723_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11723_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11724
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11724_DATA_W                                         32
#define RFC_ULLRAM_BANK11724_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11724_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11725
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11725_DATA_W                                         32
#define RFC_ULLRAM_BANK11725_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11725_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11726
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11726_DATA_W                                         32
#define RFC_ULLRAM_BANK11726_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11726_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11727
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11727_DATA_W                                         32
#define RFC_ULLRAM_BANK11727_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11727_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11728
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11728_DATA_W                                         32
#define RFC_ULLRAM_BANK11728_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11728_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11729
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11729_DATA_W                                         32
#define RFC_ULLRAM_BANK11729_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11729_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11730
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11730_DATA_W                                         32
#define RFC_ULLRAM_BANK11730_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11730_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11731
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11731_DATA_W                                         32
#define RFC_ULLRAM_BANK11731_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11731_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11732
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11732_DATA_W                                         32
#define RFC_ULLRAM_BANK11732_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11732_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11733
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11733_DATA_W                                         32
#define RFC_ULLRAM_BANK11733_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11733_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11734
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11734_DATA_W                                         32
#define RFC_ULLRAM_BANK11734_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11734_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11735
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11735_DATA_W                                         32
#define RFC_ULLRAM_BANK11735_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11735_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11736
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11736_DATA_W                                         32
#define RFC_ULLRAM_BANK11736_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11736_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11737
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11737_DATA_W                                         32
#define RFC_ULLRAM_BANK11737_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11737_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11738
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11738_DATA_W                                         32
#define RFC_ULLRAM_BANK11738_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11738_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11739
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11739_DATA_W                                         32
#define RFC_ULLRAM_BANK11739_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11739_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11740
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11740_DATA_W                                         32
#define RFC_ULLRAM_BANK11740_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11740_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11741
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11741_DATA_W                                         32
#define RFC_ULLRAM_BANK11741_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11741_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11742
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11742_DATA_W                                         32
#define RFC_ULLRAM_BANK11742_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11742_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11743
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11743_DATA_W                                         32
#define RFC_ULLRAM_BANK11743_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11743_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11744
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11744_DATA_W                                         32
#define RFC_ULLRAM_BANK11744_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11744_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11745
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11745_DATA_W                                         32
#define RFC_ULLRAM_BANK11745_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11745_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11746
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11746_DATA_W                                         32
#define RFC_ULLRAM_BANK11746_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11746_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11747
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11747_DATA_W                                         32
#define RFC_ULLRAM_BANK11747_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11747_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11748
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11748_DATA_W                                         32
#define RFC_ULLRAM_BANK11748_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11748_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11749
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11749_DATA_W                                         32
#define RFC_ULLRAM_BANK11749_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11749_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11750
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11750_DATA_W                                         32
#define RFC_ULLRAM_BANK11750_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11750_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11751
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11751_DATA_W                                         32
#define RFC_ULLRAM_BANK11751_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11751_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11752
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11752_DATA_W                                         32
#define RFC_ULLRAM_BANK11752_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11752_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11753
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11753_DATA_W                                         32
#define RFC_ULLRAM_BANK11753_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11753_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11754
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11754_DATA_W                                         32
#define RFC_ULLRAM_BANK11754_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11754_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11755
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11755_DATA_W                                         32
#define RFC_ULLRAM_BANK11755_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11755_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11756
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11756_DATA_W                                         32
#define RFC_ULLRAM_BANK11756_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11756_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11757
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11757_DATA_W                                         32
#define RFC_ULLRAM_BANK11757_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11757_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11758
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11758_DATA_W                                         32
#define RFC_ULLRAM_BANK11758_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11758_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11759
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11759_DATA_W                                         32
#define RFC_ULLRAM_BANK11759_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11759_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11760
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11760_DATA_W                                         32
#define RFC_ULLRAM_BANK11760_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11760_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11761
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11761_DATA_W                                         32
#define RFC_ULLRAM_BANK11761_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11761_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11762
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11762_DATA_W                                         32
#define RFC_ULLRAM_BANK11762_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11762_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11763
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11763_DATA_W                                         32
#define RFC_ULLRAM_BANK11763_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11763_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11764
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11764_DATA_W                                         32
#define RFC_ULLRAM_BANK11764_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11764_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11765
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11765_DATA_W                                         32
#define RFC_ULLRAM_BANK11765_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11765_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11766
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11766_DATA_W                                         32
#define RFC_ULLRAM_BANK11766_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11766_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11767
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11767_DATA_W                                         32
#define RFC_ULLRAM_BANK11767_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11767_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11768
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11768_DATA_W                                         32
#define RFC_ULLRAM_BANK11768_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11768_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11769
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11769_DATA_W                                         32
#define RFC_ULLRAM_BANK11769_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11769_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11770
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11770_DATA_W                                         32
#define RFC_ULLRAM_BANK11770_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11770_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11771
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11771_DATA_W                                         32
#define RFC_ULLRAM_BANK11771_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11771_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11772
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11772_DATA_W                                         32
#define RFC_ULLRAM_BANK11772_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11772_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11773
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11773_DATA_W                                         32
#define RFC_ULLRAM_BANK11773_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11773_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11774
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11774_DATA_W                                         32
#define RFC_ULLRAM_BANK11774_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11774_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11775
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11775_DATA_W                                         32
#define RFC_ULLRAM_BANK11775_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11775_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11776
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11776_DATA_W                                         32
#define RFC_ULLRAM_BANK11776_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11776_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11777
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11777_DATA_W                                         32
#define RFC_ULLRAM_BANK11777_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11777_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11778
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11778_DATA_W                                         32
#define RFC_ULLRAM_BANK11778_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11778_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11779
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11779_DATA_W                                         32
#define RFC_ULLRAM_BANK11779_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11779_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11780
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11780_DATA_W                                         32
#define RFC_ULLRAM_BANK11780_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11780_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11781
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11781_DATA_W                                         32
#define RFC_ULLRAM_BANK11781_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11781_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11782
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11782_DATA_W                                         32
#define RFC_ULLRAM_BANK11782_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11782_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11783
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11783_DATA_W                                         32
#define RFC_ULLRAM_BANK11783_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11783_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11784
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11784_DATA_W                                         32
#define RFC_ULLRAM_BANK11784_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11784_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11785
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11785_DATA_W                                         32
#define RFC_ULLRAM_BANK11785_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11785_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11786
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11786_DATA_W                                         32
#define RFC_ULLRAM_BANK11786_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11786_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11787
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11787_DATA_W                                         32
#define RFC_ULLRAM_BANK11787_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11787_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11788
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11788_DATA_W                                         32
#define RFC_ULLRAM_BANK11788_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11788_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11789
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11789_DATA_W                                         32
#define RFC_ULLRAM_BANK11789_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11789_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11790
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11790_DATA_W                                         32
#define RFC_ULLRAM_BANK11790_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11790_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11791
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11791_DATA_W                                         32
#define RFC_ULLRAM_BANK11791_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11791_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11792
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11792_DATA_W                                         32
#define RFC_ULLRAM_BANK11792_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11792_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11793
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11793_DATA_W                                         32
#define RFC_ULLRAM_BANK11793_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11793_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11794
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11794_DATA_W                                         32
#define RFC_ULLRAM_BANK11794_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11794_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11795
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11795_DATA_W                                         32
#define RFC_ULLRAM_BANK11795_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11795_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11796
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11796_DATA_W                                         32
#define RFC_ULLRAM_BANK11796_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11796_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11797
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11797_DATA_W                                         32
#define RFC_ULLRAM_BANK11797_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11797_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11798
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11798_DATA_W                                         32
#define RFC_ULLRAM_BANK11798_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11798_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11799
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11799_DATA_W                                         32
#define RFC_ULLRAM_BANK11799_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11799_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11800
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11800_DATA_W                                         32
#define RFC_ULLRAM_BANK11800_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11800_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11801
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11801_DATA_W                                         32
#define RFC_ULLRAM_BANK11801_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11801_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11802
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11802_DATA_W                                         32
#define RFC_ULLRAM_BANK11802_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11802_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11803
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11803_DATA_W                                         32
#define RFC_ULLRAM_BANK11803_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11803_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11804
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11804_DATA_W                                         32
#define RFC_ULLRAM_BANK11804_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11804_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11805
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11805_DATA_W                                         32
#define RFC_ULLRAM_BANK11805_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11805_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11806
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11806_DATA_W                                         32
#define RFC_ULLRAM_BANK11806_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11806_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11807
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11807_DATA_W                                         32
#define RFC_ULLRAM_BANK11807_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11807_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11808
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11808_DATA_W                                         32
#define RFC_ULLRAM_BANK11808_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11808_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11809
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11809_DATA_W                                         32
#define RFC_ULLRAM_BANK11809_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11809_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11810
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11810_DATA_W                                         32
#define RFC_ULLRAM_BANK11810_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11810_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11811
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11811_DATA_W                                         32
#define RFC_ULLRAM_BANK11811_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11811_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11812
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11812_DATA_W                                         32
#define RFC_ULLRAM_BANK11812_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11812_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11813
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11813_DATA_W                                         32
#define RFC_ULLRAM_BANK11813_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11813_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11814
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11814_DATA_W                                         32
#define RFC_ULLRAM_BANK11814_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11814_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11815
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11815_DATA_W                                         32
#define RFC_ULLRAM_BANK11815_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11815_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11816
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11816_DATA_W                                         32
#define RFC_ULLRAM_BANK11816_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11816_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11817
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11817_DATA_W                                         32
#define RFC_ULLRAM_BANK11817_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11817_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11818
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11818_DATA_W                                         32
#define RFC_ULLRAM_BANK11818_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11818_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11819
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11819_DATA_W                                         32
#define RFC_ULLRAM_BANK11819_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11819_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11820
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11820_DATA_W                                         32
#define RFC_ULLRAM_BANK11820_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11820_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11821
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11821_DATA_W                                         32
#define RFC_ULLRAM_BANK11821_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11821_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11822
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11822_DATA_W                                         32
#define RFC_ULLRAM_BANK11822_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11822_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11823
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11823_DATA_W                                         32
#define RFC_ULLRAM_BANK11823_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11823_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11824
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11824_DATA_W                                         32
#define RFC_ULLRAM_BANK11824_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11824_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11825
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11825_DATA_W                                         32
#define RFC_ULLRAM_BANK11825_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11825_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11826
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11826_DATA_W                                         32
#define RFC_ULLRAM_BANK11826_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11826_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11827
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11827_DATA_W                                         32
#define RFC_ULLRAM_BANK11827_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11827_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11828
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11828_DATA_W                                         32
#define RFC_ULLRAM_BANK11828_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11828_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11829
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11829_DATA_W                                         32
#define RFC_ULLRAM_BANK11829_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11829_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11830
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11830_DATA_W                                         32
#define RFC_ULLRAM_BANK11830_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11830_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11831
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11831_DATA_W                                         32
#define RFC_ULLRAM_BANK11831_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11831_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11832
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11832_DATA_W                                         32
#define RFC_ULLRAM_BANK11832_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11832_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11833
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11833_DATA_W                                         32
#define RFC_ULLRAM_BANK11833_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11833_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11834
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11834_DATA_W                                         32
#define RFC_ULLRAM_BANK11834_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11834_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11835
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11835_DATA_W                                         32
#define RFC_ULLRAM_BANK11835_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11835_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11836
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11836_DATA_W                                         32
#define RFC_ULLRAM_BANK11836_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11836_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11837
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11837_DATA_W                                         32
#define RFC_ULLRAM_BANK11837_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11837_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11838
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11838_DATA_W                                         32
#define RFC_ULLRAM_BANK11838_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11838_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11839
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11839_DATA_W                                         32
#define RFC_ULLRAM_BANK11839_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11839_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11840
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11840_DATA_W                                         32
#define RFC_ULLRAM_BANK11840_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11840_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11841
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11841_DATA_W                                         32
#define RFC_ULLRAM_BANK11841_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11841_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11842
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11842_DATA_W                                         32
#define RFC_ULLRAM_BANK11842_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11842_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11843
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11843_DATA_W                                         32
#define RFC_ULLRAM_BANK11843_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11843_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11844
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11844_DATA_W                                         32
#define RFC_ULLRAM_BANK11844_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11844_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11845
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11845_DATA_W                                         32
#define RFC_ULLRAM_BANK11845_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11845_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11846
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11846_DATA_W                                         32
#define RFC_ULLRAM_BANK11846_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11846_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11847
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11847_DATA_W                                         32
#define RFC_ULLRAM_BANK11847_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11847_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11848
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11848_DATA_W                                         32
#define RFC_ULLRAM_BANK11848_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11848_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11849
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11849_DATA_W                                         32
#define RFC_ULLRAM_BANK11849_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11849_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11850
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11850_DATA_W                                         32
#define RFC_ULLRAM_BANK11850_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11850_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11851
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11851_DATA_W                                         32
#define RFC_ULLRAM_BANK11851_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11851_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11852
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11852_DATA_W                                         32
#define RFC_ULLRAM_BANK11852_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11852_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11853
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11853_DATA_W                                         32
#define RFC_ULLRAM_BANK11853_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11853_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11854
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11854_DATA_W                                         32
#define RFC_ULLRAM_BANK11854_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11854_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11855
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11855_DATA_W                                         32
#define RFC_ULLRAM_BANK11855_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11855_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11856
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11856_DATA_W                                         32
#define RFC_ULLRAM_BANK11856_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11856_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11857
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11857_DATA_W                                         32
#define RFC_ULLRAM_BANK11857_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11857_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11858
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11858_DATA_W                                         32
#define RFC_ULLRAM_BANK11858_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11858_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11859
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11859_DATA_W                                         32
#define RFC_ULLRAM_BANK11859_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11859_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11860
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11860_DATA_W                                         32
#define RFC_ULLRAM_BANK11860_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11860_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11861
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11861_DATA_W                                         32
#define RFC_ULLRAM_BANK11861_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11861_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11862
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11862_DATA_W                                         32
#define RFC_ULLRAM_BANK11862_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11862_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11863
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11863_DATA_W                                         32
#define RFC_ULLRAM_BANK11863_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11863_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11864
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11864_DATA_W                                         32
#define RFC_ULLRAM_BANK11864_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11864_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11865
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11865_DATA_W                                         32
#define RFC_ULLRAM_BANK11865_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11865_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11866
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11866_DATA_W                                         32
#define RFC_ULLRAM_BANK11866_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11866_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11867
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11867_DATA_W                                         32
#define RFC_ULLRAM_BANK11867_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11867_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11868
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11868_DATA_W                                         32
#define RFC_ULLRAM_BANK11868_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11868_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11869
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11869_DATA_W                                         32
#define RFC_ULLRAM_BANK11869_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11869_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11870
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11870_DATA_W                                         32
#define RFC_ULLRAM_BANK11870_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11870_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11871
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11871_DATA_W                                         32
#define RFC_ULLRAM_BANK11871_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11871_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11872
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11872_DATA_W                                         32
#define RFC_ULLRAM_BANK11872_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11872_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11873
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11873_DATA_W                                         32
#define RFC_ULLRAM_BANK11873_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11873_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11874
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11874_DATA_W                                         32
#define RFC_ULLRAM_BANK11874_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11874_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11875
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11875_DATA_W                                         32
#define RFC_ULLRAM_BANK11875_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11875_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11876
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11876_DATA_W                                         32
#define RFC_ULLRAM_BANK11876_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11876_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11877
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11877_DATA_W                                         32
#define RFC_ULLRAM_BANK11877_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11877_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11878
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11878_DATA_W                                         32
#define RFC_ULLRAM_BANK11878_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11878_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11879
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11879_DATA_W                                         32
#define RFC_ULLRAM_BANK11879_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11879_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11880
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11880_DATA_W                                         32
#define RFC_ULLRAM_BANK11880_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11880_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11881
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11881_DATA_W                                         32
#define RFC_ULLRAM_BANK11881_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11881_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11882
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11882_DATA_W                                         32
#define RFC_ULLRAM_BANK11882_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11882_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11883
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11883_DATA_W                                         32
#define RFC_ULLRAM_BANK11883_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11883_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11884
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11884_DATA_W                                         32
#define RFC_ULLRAM_BANK11884_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11884_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11885
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11885_DATA_W                                         32
#define RFC_ULLRAM_BANK11885_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11885_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11886
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11886_DATA_W                                         32
#define RFC_ULLRAM_BANK11886_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11886_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11887
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11887_DATA_W                                         32
#define RFC_ULLRAM_BANK11887_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11887_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11888
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11888_DATA_W                                         32
#define RFC_ULLRAM_BANK11888_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11888_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11889
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11889_DATA_W                                         32
#define RFC_ULLRAM_BANK11889_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11889_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11890
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11890_DATA_W                                         32
#define RFC_ULLRAM_BANK11890_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11890_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11891
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11891_DATA_W                                         32
#define RFC_ULLRAM_BANK11891_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11891_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11892
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11892_DATA_W                                         32
#define RFC_ULLRAM_BANK11892_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11892_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11893
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11893_DATA_W                                         32
#define RFC_ULLRAM_BANK11893_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11893_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11894
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11894_DATA_W                                         32
#define RFC_ULLRAM_BANK11894_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11894_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11895
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11895_DATA_W                                         32
#define RFC_ULLRAM_BANK11895_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11895_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11896
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11896_DATA_W                                         32
#define RFC_ULLRAM_BANK11896_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11896_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11897
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11897_DATA_W                                         32
#define RFC_ULLRAM_BANK11897_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11897_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11898
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11898_DATA_W                                         32
#define RFC_ULLRAM_BANK11898_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11898_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11899
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11899_DATA_W                                         32
#define RFC_ULLRAM_BANK11899_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11899_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11900
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11900_DATA_W                                         32
#define RFC_ULLRAM_BANK11900_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11900_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11901
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11901_DATA_W                                         32
#define RFC_ULLRAM_BANK11901_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11901_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11902
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11902_DATA_W                                         32
#define RFC_ULLRAM_BANK11902_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11902_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11903
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11903_DATA_W                                         32
#define RFC_ULLRAM_BANK11903_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11903_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11904
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11904_DATA_W                                         32
#define RFC_ULLRAM_BANK11904_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11904_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11905
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11905_DATA_W                                         32
#define RFC_ULLRAM_BANK11905_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11905_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11906
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11906_DATA_W                                         32
#define RFC_ULLRAM_BANK11906_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11906_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11907
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11907_DATA_W                                         32
#define RFC_ULLRAM_BANK11907_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11907_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11908
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11908_DATA_W                                         32
#define RFC_ULLRAM_BANK11908_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11908_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11909
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11909_DATA_W                                         32
#define RFC_ULLRAM_BANK11909_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11909_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11910
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11910_DATA_W                                         32
#define RFC_ULLRAM_BANK11910_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11910_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11911
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11911_DATA_W                                         32
#define RFC_ULLRAM_BANK11911_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11911_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11912
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11912_DATA_W                                         32
#define RFC_ULLRAM_BANK11912_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11912_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11913
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11913_DATA_W                                         32
#define RFC_ULLRAM_BANK11913_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11913_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11914
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11914_DATA_W                                         32
#define RFC_ULLRAM_BANK11914_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11914_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11915
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11915_DATA_W                                         32
#define RFC_ULLRAM_BANK11915_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11915_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11916
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11916_DATA_W                                         32
#define RFC_ULLRAM_BANK11916_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11916_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11917
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11917_DATA_W                                         32
#define RFC_ULLRAM_BANK11917_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11917_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11918
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11918_DATA_W                                         32
#define RFC_ULLRAM_BANK11918_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11918_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11919
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11919_DATA_W                                         32
#define RFC_ULLRAM_BANK11919_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11919_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11920
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11920_DATA_W                                         32
#define RFC_ULLRAM_BANK11920_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11920_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11921
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11921_DATA_W                                         32
#define RFC_ULLRAM_BANK11921_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11921_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11922
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11922_DATA_W                                         32
#define RFC_ULLRAM_BANK11922_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11922_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11923
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11923_DATA_W                                         32
#define RFC_ULLRAM_BANK11923_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11923_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11924
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11924_DATA_W                                         32
#define RFC_ULLRAM_BANK11924_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11924_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11925
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11925_DATA_W                                         32
#define RFC_ULLRAM_BANK11925_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11925_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11926
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11926_DATA_W                                         32
#define RFC_ULLRAM_BANK11926_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11926_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11927
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11927_DATA_W                                         32
#define RFC_ULLRAM_BANK11927_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11927_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11928
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11928_DATA_W                                         32
#define RFC_ULLRAM_BANK11928_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11928_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11929
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11929_DATA_W                                         32
#define RFC_ULLRAM_BANK11929_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11929_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11930
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11930_DATA_W                                         32
#define RFC_ULLRAM_BANK11930_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11930_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11931
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11931_DATA_W                                         32
#define RFC_ULLRAM_BANK11931_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11931_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11932
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11932_DATA_W                                         32
#define RFC_ULLRAM_BANK11932_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11932_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11933
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11933_DATA_W                                         32
#define RFC_ULLRAM_BANK11933_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11933_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11934
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11934_DATA_W                                         32
#define RFC_ULLRAM_BANK11934_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11934_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11935
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11935_DATA_W                                         32
#define RFC_ULLRAM_BANK11935_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11935_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11936
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11936_DATA_W                                         32
#define RFC_ULLRAM_BANK11936_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11936_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11937
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11937_DATA_W                                         32
#define RFC_ULLRAM_BANK11937_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11937_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11938
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11938_DATA_W                                         32
#define RFC_ULLRAM_BANK11938_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11938_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11939
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11939_DATA_W                                         32
#define RFC_ULLRAM_BANK11939_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11939_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11940
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11940_DATA_W                                         32
#define RFC_ULLRAM_BANK11940_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11940_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11941
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11941_DATA_W                                         32
#define RFC_ULLRAM_BANK11941_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11941_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11942
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11942_DATA_W                                         32
#define RFC_ULLRAM_BANK11942_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11942_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11943
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11943_DATA_W                                         32
#define RFC_ULLRAM_BANK11943_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11943_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11944
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11944_DATA_W                                         32
#define RFC_ULLRAM_BANK11944_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11944_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11945
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11945_DATA_W                                         32
#define RFC_ULLRAM_BANK11945_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11945_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11946
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11946_DATA_W                                         32
#define RFC_ULLRAM_BANK11946_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11946_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11947
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11947_DATA_W                                         32
#define RFC_ULLRAM_BANK11947_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11947_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11948
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11948_DATA_W                                         32
#define RFC_ULLRAM_BANK11948_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11948_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11949
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11949_DATA_W                                         32
#define RFC_ULLRAM_BANK11949_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11949_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11950
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11950_DATA_W                                         32
#define RFC_ULLRAM_BANK11950_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11950_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11951
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11951_DATA_W                                         32
#define RFC_ULLRAM_BANK11951_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11951_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11952
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11952_DATA_W                                         32
#define RFC_ULLRAM_BANK11952_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11952_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11953
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11953_DATA_W                                         32
#define RFC_ULLRAM_BANK11953_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11953_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11954
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11954_DATA_W                                         32
#define RFC_ULLRAM_BANK11954_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11954_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11955
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11955_DATA_W                                         32
#define RFC_ULLRAM_BANK11955_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11955_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11956
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11956_DATA_W                                         32
#define RFC_ULLRAM_BANK11956_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11956_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11957
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11957_DATA_W                                         32
#define RFC_ULLRAM_BANK11957_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11957_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11958
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11958_DATA_W                                         32
#define RFC_ULLRAM_BANK11958_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11958_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11959
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11959_DATA_W                                         32
#define RFC_ULLRAM_BANK11959_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11959_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11960
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11960_DATA_W                                         32
#define RFC_ULLRAM_BANK11960_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11960_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11961
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11961_DATA_W                                         32
#define RFC_ULLRAM_BANK11961_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11961_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11962
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11962_DATA_W                                         32
#define RFC_ULLRAM_BANK11962_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11962_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11963
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11963_DATA_W                                         32
#define RFC_ULLRAM_BANK11963_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11963_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11964
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11964_DATA_W                                         32
#define RFC_ULLRAM_BANK11964_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11964_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11965
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11965_DATA_W                                         32
#define RFC_ULLRAM_BANK11965_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11965_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11966
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11966_DATA_W                                         32
#define RFC_ULLRAM_BANK11966_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11966_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11967
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11967_DATA_W                                         32
#define RFC_ULLRAM_BANK11967_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11967_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11968
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11968_DATA_W                                         32
#define RFC_ULLRAM_BANK11968_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11968_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11969
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11969_DATA_W                                         32
#define RFC_ULLRAM_BANK11969_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11969_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11970
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11970_DATA_W                                         32
#define RFC_ULLRAM_BANK11970_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11970_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11971
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11971_DATA_W                                         32
#define RFC_ULLRAM_BANK11971_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11971_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11972
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11972_DATA_W                                         32
#define RFC_ULLRAM_BANK11972_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11972_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11973
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11973_DATA_W                                         32
#define RFC_ULLRAM_BANK11973_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11973_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11974
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11974_DATA_W                                         32
#define RFC_ULLRAM_BANK11974_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11974_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11975
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11975_DATA_W                                         32
#define RFC_ULLRAM_BANK11975_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11975_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11976
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11976_DATA_W                                         32
#define RFC_ULLRAM_BANK11976_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11976_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11977
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11977_DATA_W                                         32
#define RFC_ULLRAM_BANK11977_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11977_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11978
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11978_DATA_W                                         32
#define RFC_ULLRAM_BANK11978_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11978_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11979
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11979_DATA_W                                         32
#define RFC_ULLRAM_BANK11979_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11979_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11980
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11980_DATA_W                                         32
#define RFC_ULLRAM_BANK11980_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11980_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11981
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11981_DATA_W                                         32
#define RFC_ULLRAM_BANK11981_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11981_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11982
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11982_DATA_W                                         32
#define RFC_ULLRAM_BANK11982_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11982_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11983
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11983_DATA_W                                         32
#define RFC_ULLRAM_BANK11983_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11983_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11984
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11984_DATA_W                                         32
#define RFC_ULLRAM_BANK11984_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11984_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11985
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11985_DATA_W                                         32
#define RFC_ULLRAM_BANK11985_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11985_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11986
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11986_DATA_W                                         32
#define RFC_ULLRAM_BANK11986_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11986_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11987
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11987_DATA_W                                         32
#define RFC_ULLRAM_BANK11987_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11987_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11988
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11988_DATA_W                                         32
#define RFC_ULLRAM_BANK11988_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11988_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11989
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11989_DATA_W                                         32
#define RFC_ULLRAM_BANK11989_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11989_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11990
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11990_DATA_W                                         32
#define RFC_ULLRAM_BANK11990_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11990_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11991
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11991_DATA_W                                         32
#define RFC_ULLRAM_BANK11991_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11991_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11992
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11992_DATA_W                                         32
#define RFC_ULLRAM_BANK11992_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11992_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11993
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11993_DATA_W                                         32
#define RFC_ULLRAM_BANK11993_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11993_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11994
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11994_DATA_W                                         32
#define RFC_ULLRAM_BANK11994_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11994_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11995
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11995_DATA_W                                         32
#define RFC_ULLRAM_BANK11995_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11995_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11996
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11996_DATA_W                                         32
#define RFC_ULLRAM_BANK11996_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11996_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11997
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11997_DATA_W                                         32
#define RFC_ULLRAM_BANK11997_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11997_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11998
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11998_DATA_W                                         32
#define RFC_ULLRAM_BANK11998_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11998_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK11999
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK11999_DATA_W                                         32
#define RFC_ULLRAM_BANK11999_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK11999_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12000
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12000_DATA_W                                         32
#define RFC_ULLRAM_BANK12000_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12000_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12001
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12001_DATA_W                                         32
#define RFC_ULLRAM_BANK12001_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12001_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12002
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12002_DATA_W                                         32
#define RFC_ULLRAM_BANK12002_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12002_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12003
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12003_DATA_W                                         32
#define RFC_ULLRAM_BANK12003_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12003_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12004
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12004_DATA_W                                         32
#define RFC_ULLRAM_BANK12004_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12004_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12005
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12005_DATA_W                                         32
#define RFC_ULLRAM_BANK12005_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12005_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12006
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12006_DATA_W                                         32
#define RFC_ULLRAM_BANK12006_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12006_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12007
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12007_DATA_W                                         32
#define RFC_ULLRAM_BANK12007_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12007_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12008
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12008_DATA_W                                         32
#define RFC_ULLRAM_BANK12008_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12008_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12009
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12009_DATA_W                                         32
#define RFC_ULLRAM_BANK12009_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12009_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12010
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12010_DATA_W                                         32
#define RFC_ULLRAM_BANK12010_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12010_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12011
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12011_DATA_W                                         32
#define RFC_ULLRAM_BANK12011_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12011_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12012
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12012_DATA_W                                         32
#define RFC_ULLRAM_BANK12012_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12012_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12013
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12013_DATA_W                                         32
#define RFC_ULLRAM_BANK12013_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12013_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12014
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12014_DATA_W                                         32
#define RFC_ULLRAM_BANK12014_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12014_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12015
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12015_DATA_W                                         32
#define RFC_ULLRAM_BANK12015_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12015_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12016
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12016_DATA_W                                         32
#define RFC_ULLRAM_BANK12016_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12016_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12017
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12017_DATA_W                                         32
#define RFC_ULLRAM_BANK12017_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12017_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12018
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12018_DATA_W                                         32
#define RFC_ULLRAM_BANK12018_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12018_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12019
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12019_DATA_W                                         32
#define RFC_ULLRAM_BANK12019_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12019_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12020
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12020_DATA_W                                         32
#define RFC_ULLRAM_BANK12020_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12020_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12021
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12021_DATA_W                                         32
#define RFC_ULLRAM_BANK12021_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12021_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12022
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12022_DATA_W                                         32
#define RFC_ULLRAM_BANK12022_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12022_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12023
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12023_DATA_W                                         32
#define RFC_ULLRAM_BANK12023_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12023_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12024
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12024_DATA_W                                         32
#define RFC_ULLRAM_BANK12024_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12024_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12025
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12025_DATA_W                                         32
#define RFC_ULLRAM_BANK12025_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12025_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12026
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12026_DATA_W                                         32
#define RFC_ULLRAM_BANK12026_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12026_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12027
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12027_DATA_W                                         32
#define RFC_ULLRAM_BANK12027_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12027_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12028
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12028_DATA_W                                         32
#define RFC_ULLRAM_BANK12028_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12028_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12029
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12029_DATA_W                                         32
#define RFC_ULLRAM_BANK12029_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12029_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12030
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12030_DATA_W                                         32
#define RFC_ULLRAM_BANK12030_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12030_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12031
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12031_DATA_W                                         32
#define RFC_ULLRAM_BANK12031_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12031_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12032
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12032_DATA_W                                         32
#define RFC_ULLRAM_BANK12032_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12032_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12033
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12033_DATA_W                                         32
#define RFC_ULLRAM_BANK12033_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12033_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12034
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12034_DATA_W                                         32
#define RFC_ULLRAM_BANK12034_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12034_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12035
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12035_DATA_W                                         32
#define RFC_ULLRAM_BANK12035_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12035_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12036
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12036_DATA_W                                         32
#define RFC_ULLRAM_BANK12036_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12036_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12037
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12037_DATA_W                                         32
#define RFC_ULLRAM_BANK12037_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12037_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12038
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12038_DATA_W                                         32
#define RFC_ULLRAM_BANK12038_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12038_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12039
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12039_DATA_W                                         32
#define RFC_ULLRAM_BANK12039_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12039_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12040
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12040_DATA_W                                         32
#define RFC_ULLRAM_BANK12040_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12040_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12041
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12041_DATA_W                                         32
#define RFC_ULLRAM_BANK12041_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12041_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12042
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12042_DATA_W                                         32
#define RFC_ULLRAM_BANK12042_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12042_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12043
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12043_DATA_W                                         32
#define RFC_ULLRAM_BANK12043_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12043_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12044
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12044_DATA_W                                         32
#define RFC_ULLRAM_BANK12044_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12044_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12045
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12045_DATA_W                                         32
#define RFC_ULLRAM_BANK12045_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12045_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12046
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12046_DATA_W                                         32
#define RFC_ULLRAM_BANK12046_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12046_DATA_S                                          0

//*****************************************************************************
//
// Register: RFC_ULLRAM_O_BANK12047
//
//*****************************************************************************
// Field:  [31:0] DATA
//
// SRAM data
#define RFC_ULLRAM_BANK12047_DATA_W                                         32
#define RFC_ULLRAM_BANK12047_DATA_M                                 0xFFFFFFFF
#define RFC_ULLRAM_BANK12047_DATA_S                                          0


#endif // __RFC_ULLRAM__
